其根據(jù)鎖存器地址信號BA[1:0]的組合已被簡化。
[0039]當半導(dǎo)體存儲器裝置10被置于測試操作模式時，多用途寄存器可以用于支持半導(dǎo)體存儲器裝置10的操作。測試數(shù)據(jù)被儲存在多用途寄存器中，并且采用諸如串行模式、并行模式以及交錯模式的各種模式來輸出。輸出控制部240被配置成支持各種模式的測試數(shù)據(jù)輸出。
[0040]圖8是用于半導(dǎo)體存儲器裝置10的訓練單元20的輸出控制部40的一個實施例的示意圖。
[0041]半導(dǎo)體存儲器裝置10可以包括訓練單元20。例如，如在圖2中所示，訓練單元20可以包括解碼部210、鎖存器驅(qū)動控制部220、鎖存部230、輸出控制部240和輸出驅(qū)動器250。可以使用訓練單元的可替選的配置。在一個實施例中，本發(fā)明的輸出控制部40可以被應(yīng)用至使用多用途寄存器的電路裝置。多用途寄存器可以被配置成儲存測試數(shù)據(jù)和輸出測試數(shù)據(jù)。多用途寄存器可以用于調(diào)節(jié)輸入/輸出操作的偏差。
[0042]訓練單元20可以包括輸出控制部40。參見圖8，輸出控制部40可以包括控制信號發(fā)生部410和輸出電路4100。輸出電路4100可以包括第一輸出部420、第二輸出部430、第三輸出部440和第四輸出部450。
[0043]控制信號發(fā)生部410響應(yīng)于鎖存地址信號BA[1:0]和第一模式信號而產(chǎn)生模式選擇信號BTn。第一模式信號的實例是交錯模式信號M_Staggered。
[0044]在一個實施例中，輸出電路4100響應(yīng)于從鎖存地址信號BA[1:0]、模式選擇信號BTn、以及第二模式信號中產(chǎn)生的鎖存器選擇信號BAn (η是包括O的自然數(shù)，其大體上等于或小于鎖存器的數(shù)量)而將來自每個鎖存器的接收的輸出測試數(shù)據(jù)MPRm[7:0]的子集或整個接收的輸出測試數(shù)據(jù)MPRm[7:0] (m是包括O的自然數(shù)，其大體上等于或小于鎖存器的數(shù)量)輸出。第二模式信號中之一實例是并行模式信號M_Parallel。當從每個鎖存器接收的測試數(shù)據(jù)的一個子集是輸出時，測試數(shù)據(jù)可以根據(jù)第二模式信號的狀態(tài)來被順序或大體同時輸出。
[0045]輸出電路4100可以被配置成:當將第二模式信號禁止時，將從每個鎖存器接收的測試數(shù)據(jù)的整體或一個子集順序地輸出。輸出電路4100可以被配置成當將第二模式信號使能時將從每個鎖存器接收的測試數(shù)據(jù)的子集大體同時輸出。
[0046]輸出電路4100的第一輸出部420被配置成從多個鎖存器接收輸出測試數(shù)據(jù)，以及響應(yīng)于從鎖存器地址信號BA[1:0]產(chǎn)生的鎖存器選擇信號BAn而從接收的測試數(shù)據(jù)MPRm[7:0]中選擇出來自一個鎖存器的輸出測試數(shù)據(jù)。第一輸出部420響應(yīng)于第二模式信號而將選中的輸出數(shù)據(jù)MPRm[7:0]大體同時地或順序地輸出至選中的輸入/輸出焊盤。第二模式信號中之一實例是并行模式信號M_Parallel。例如第一輸出部420可以將測試數(shù)據(jù)輸出至第零輸入/輸出焊盤和第四輸入/輸出焊盤(G10_DQ0，4[7:0])。
[0047]第二輸出部430、第三輸出部440和第四輸出部450的每個被配置成從多個鎖存器接收輸出測試數(shù)據(jù)并且響應(yīng)于模式選擇信號BTn而從接收的測試數(shù)據(jù)MPRm[7:0]中選擇出來自一個鎖存器的輸出測試數(shù)據(jù)，以及響應(yīng)于第二模式信號(第二模式信號中之一實例是并行模式信號M_Parallel)而將選中的輸出測試數(shù)據(jù)MPRm[7:0]大體同時地或順序地輸出至選中的輸入/輸出焊盤。例如，第二輸出部430可以將測試數(shù)據(jù)輸出至第一輸入/輸出焊盤和第五輸入/輸出焊盤G10_DQ1，5[7:0]。例如，第三輸出部440可以將測試數(shù)據(jù)輸出至第二輸入/輸出焊盤和第六輸入/輸出焊盤G10_DQ2，6[7:0]。例如，第四輸出部450可以將測試數(shù)據(jù)輸出至第三輸入/輸出焊盤和第七輸入/輸出焊盤G1_DQ3，7[7:0]。
[0048]圖9是說明用于一個實施例的輸出控制部的模式選擇信號的產(chǎn)生的示意圖。
[0049]當采用串行模式將與MPRO [7:0]有關(guān)的測試數(shù)據(jù)輸出時，提供例如00的鎖存器地址信號BA[1:0]。在交錯模式中，為了從DQ[1，5]輸出與MPR1[7:0]有關(guān)的測試數(shù)據(jù)，將鎖存器地址信號BA[1:0]改變至01。為了從DQ[2，6]輸出與MPR2[7:0]有關(guān)的測試數(shù)據(jù)，將鎖存器地址信號BA [1: O]改變至10，以及為了從DQ [3，7]輸出與MPR3[7:0]有關(guān)的測試數(shù)據(jù)，將鎖存器地址信號BA [1: O]改變至11。
[0050]在并行模式和串行模式中，除了輸出方案(大體同時輸出或順序輸出)的差異之夕卜，輸出大體上相同的測試數(shù)據(jù)值。在串行模式和交錯模式中，僅從DQ[0，4]輸出大體上相同的測試數(shù)據(jù)。
[0051 ] 可以通過將鎖存器地址信號BA [1: O]與交錯模式信號M_Staggered組合來將鎖存器選擇信號BAn簡化至模式選擇信號BTn。圖10中示出的控制信號發(fā)生部是基于圖9中所示的地址轉(zhuǎn)換來配置的。
[0052]圖1OA至圖1OC是圖8中示出的控制信號發(fā)生部410的示意圖的實例。
[0053]圖1OA說明用于經(jīng)由第一輸入/輸出焊盤至第五輸入/輸出焊盤輸出的測試數(shù)據(jù)G10_DQ1, 5 [7:0]的第一控制信號發(fā)生部410-1。
[0054]第一控制信號發(fā)生部410-1可以包括第一邏輯元件L101、第二邏輯元件L102、第三邏輯元件L103、第四邏輯元件L104、第五邏輯元件L105、第六邏輯元件L106、和第七邏輯元件L107。
[0055]當兩個輸入信號都處于高電平時，第一邏輯兀件LlOl響應(yīng)于第一模式信號(例如交錯模式信號M_Staggered)的反轉(zhuǎn)信號和鎖存器地址信號BA[1:0]的高比特位BA[1]而輸出高電平信號。當兩個輸入信號之一處于高電平時，第二邏輯兀件L102響應(yīng)于鎖存器地址信號BA[1:0]的高比特位BA[1]和鎖存器地址信號BA[1:0]的低比特位ΒΑ[0]而輸出高電平信號。當交錯模式信和第二邏輯元件L102的輸出信號都處于高電平時，第三邏輯元件L103輸出高電平信號。當?shù)谝贿壿嬙﨤lOl的輸出信號和第三邏輯元件L103的輸出信號中之一處于高電平時，第四元件L104將模式選擇信號BT[1:0]的高比特位BT[1]輸出成高電平。
[0056]當兩個輸入信號都處于高電平時，第五邏輯兀件L105響應(yīng)于交錯模式信號M_Staggered的反轉(zhuǎn)信號和鎖存器地址信號BA[1:0]的低比特位ΒΑ[0]而輸出高電平信號。當兩個輸入信號都處于高電平時，第六邏輯兀件L106響應(yīng)于交錯模式信號M_Staggered和鎖存器地址信號BA[1:0]的低比特位ΒΑ[0]的反轉(zhuǎn)信號而輸出高電平信號。當?shù)谖暹壿嬙﨤105的輸出信號和第六邏輯元件L106的輸出信號中之一處于高電平時，第七元件L107將模式選擇信號BT[1:O]的低比特位BT[O]輸出成高電平。
[0057]圖1OB示出用于經(jīng)由第二輸入/輸出焊盤至第六輸入/輸出焊盤輸出的測試數(shù)據(jù)G10_DQ2,6[7:0]的第二控制信號發(fā)生部410-2。例如，第二控制信號發(fā)生部410-2可以包括第八元件L108、第九邏輯元件L109、第十邏輯元件LllO和延遲元件DlOl。
[0058]當兩個輸入信號都處于高電平時，第八邏輯兀件L108響應(yīng)于第一模式信號(例如，交錯模式信的反轉(zhuǎn)信號和鎖存器地址信號BA[1:0]的高比特位BA[1]而輸出高電平信號。當兩個輸入信號都處于高電平時，第九邏輯元件L109響應(yīng)于交錯模式信號M_Staggered和鎖存器地址信號BA[1:0]的高比特位BA[1]的反轉(zhuǎn)信號而輸出高電平信號。當?shù)诎诉壿嬙﨤108的輸出信號和第九邏輯元件L109的輸出信號中之一處于高電平時，第十元件LllO將模式選擇信號BT[1:0]的高比特位BT[1]輸出成高電平。
[0059]延遲元件DlOl將鎖存器地址信號BA[1:0]的低比特位ΒΑ[0]延遲至模式選擇信號BT[1:0]的高比特位BT[1]的輸出時間點，并且輸出模式選擇信號BT[1:0]的低比特位BT [O]。
[0060]圖1OC說明用于經(jīng)由第三輸入/輸出焊盤至第七輸入/輸出焊盤輸出的測試數(shù)據(jù)G10_DQ3, 7 [7:0]的第三控制信號發(fā)生部410-3。例如，第三控制信號發(fā)生部410-3可以包括第十一邏輯元件L111、第十二邏輯元件L112、第十三邏輯元件L113、第十四邏輯元件L114、第十五邏輯元件L115、第十六邏輯元件L116、第十七邏輯元件L117。
[0061]當兩個輸入信號都處于高電平時，第^ 邏輯兀件Llll響應(yīng)于第一模式信號(例如交錯模式信號M_Staggered)的反轉(zhuǎn)信號和鎖存器地址信號BA[1:0]的高比特位BA[1]而輸出高電平信號。當兩個輸入信號之一處于高電平時，第十二邏輯兀件LI 12響應(yīng)于鎖存器地址信號BA[1:0]的高比特位BA[1]和鎖存器地址信號BA[1:0]的低比特位ΒΑ[0]而輸出高電平信號。當?shù)谑壿嬙﨤112的交錯模式信和輸出信號都處于高電平時，第十三邏輯元件L113輸出高電平信號。當?shù)谑贿壿嬙﨤lll的輸出信號和第十三邏輯元件L113的輸出信號中之一處于高電平時，第十四元件L114將模式選擇信號BT[1:O]的高比特位BT[I]輸出成高電平。
[0062]當兩個輸入信號都處于高電平時，第十五邏輯元件L115響應(yīng)于交錯模式信號M_Staggered的反轉(zhuǎn)信號和鎖存器地址信號BA [ 1: O]的低比特位BA [O]而輸出高電平信號。當兩個輸入信號都處于高電平時，第十六邏輯兀件L116響應(yīng)于交錯模式信號M_Staggered、和鎖存器地址信號BA[1:0]的低比特位ΒΑ[0]的反轉(zhuǎn)信號而輸出高電平信號。當?shù)谑暹壿嬙﨤115的