BLA的電位由于電流從第二位線BLB流入的影響而上升。當(dāng)?shù)谝晃痪€BLA的電位變?yōu)檎娢粫r，寫入輔助的效果喪失，而且，曾經(jīng)反轉(zhuǎn)的電位可以再反轉(zhuǎn)。
[0098]因此，在第一位線BLA的電位變?yōu)檎妷褐?，有必要使升壓信號BSTA恢復(fù)到“L”電平以使電源MOS晶體管NQllA導(dǎo)電，并且使寫入反相器的源極節(jié)點WBSA恢復(fù)到接地電位。
[0099]隨后，通過將第一字線WLA設(shè)置在“L”電平下，使存儲器節(jié)點麗和/MN的狀態(tài)反轉(zhuǎn)并且穩(wěn)定。
[0100]隨后，通過將第一列選擇信號YSA設(shè)置在“L”電平下，對第一位線對BLA和/BLA預(yù)充電，并且終止寫入操作。
[0101]圖6是根據(jù)實施例1的信號布線的布置的說明圖。如圖6所圖示，在本實施例中，金屬布線層形成在存儲器單元陣列I的上層中。
[0102]具體地，信號布線沿著與用于供應(yīng)電壓VDD的電源布線和用于供應(yīng)電壓VSS的電源布線相同的行方向而布置，該電源布線兩者都被設(shè)置在存儲器單元陣列I的上層中。假設(shè)信號布線采用與用于供應(yīng)電壓VDD和VSS的電源布線相同的金屬布線層形成，作為示例。
[0103]在本實施例中，兩個信號布線MLl IA和ML12A被設(shè)置在用于供應(yīng)電壓VDD的電源布線與用于供應(yīng)電壓VSS的電源布線之間。兩個信號布線MLllB和ML12B也按照相同的方式設(shè)置。
[0104]作為配置，信號布線被設(shè)置在存儲器單元陣列I的上層中，并且通過布置第一和第二信號布線，基于信號布線的接線間耦合電容設(shè)置了升壓電容元件，而不是在襯底上設(shè)置升壓電容元件。因此，可以減小芯片面積。
[0105]上述配置具有其中兩個信號布線夾設(shè)在兩個電源布線之間的結(jié)構(gòu)；然而，信號布線的數(shù)量和信號布線的順序是任意的。同樣優(yōu)選的，接地線被適當(dāng)?shù)夭贾脼榫o挨著信號布線。
[0106]可以通過調(diào)節(jié)信號布線的長度，容易地調(diào)節(jié)升壓電容的電容值。
[0107]即使被設(shè)置在存儲器單元陣列I中的位線具有不同長度，也可以根據(jù)位線的長度來容易地修改升壓電容。根據(jù)其中信號布線如上述布置的該結(jié)構(gòu)，也可以容易地針對其位線長度不同的存儲器IP形成合適的升壓電容。
[0108]圖7是根據(jù)實施例1的信號布線的結(jié)構(gòu)的說明圖。如圖7所圖示，MOS晶體管被設(shè)置在半導(dǎo)體襯底之上。在其上層的金屬布線層中，設(shè)置位線對BLA和/BLA。在另一上層中，設(shè)置字線WLA。在又一上層中，設(shè)置電壓VDD和VSS的電源布線。兩個信號布線MLllA和ML12A被設(shè)置在相同的金屬布線層中。
[0109]電壓VDD和VSS的電源布線也可以產(chǎn)生屏蔽的效果，這就防止了來自該層的信號布線的串?dāng)_。就屏蔽的效果而言，除了供應(yīng)電壓VDD和VSS的電源布線之外的其他布線也是有效的，只要該布線的電位在升壓操作的時候是固定的。
[0110]圖8是根據(jù)實施例1的信號布線的另一配置的說明圖。替代如在存儲器單元陣列I中的沿著行方向從上端至下端布置信號布線，可以如圖8所圖示的在存儲器單元陣列IA中的行方向的一半長度上布置信號布線。
[0111]圖9是根據(jù)實施例1的信號布線的又一布置的說明圖。如圖9所圖示，存儲器單元IB與其他存儲器單元陣列的不同之處在于，信號布線進一步被增添至第一信號布線MLllA和第二信號布線ML12A。
[0112]針對第一信號布線MLllA設(shè)置多個子信號布線ML15A。針對第二信號布線ML12A設(shè)置多個子信號布線ML16A。
[0113]第一信號布線MLllA經(jīng)由觸點CTl耦合至多個子信號布線ML15A。
[0114]第二信號布線ML12A經(jīng)由觸點CT2耦合至多個子信號布線ML16A。
[0115]子信號布線ML15A和子信號布線ML16A被布置為沿著列方向向與電源線相交的方向。多個子信號布線可以通過使用第一信號布線MLllA和第二信號布線ML12A的上金屬布線層或者下金屬布線層而形成。采用上述配置使得升壓電容元件的升壓電容容易調(diào)節(jié)。(修改示例)
[0116]在上文中，對升壓電容元件由信號布線形成的情況進行了闡釋。
[0117]在修改示例中，對通過升壓電容元件來調(diào)節(jié)電位變化Δ V進行闡釋。在負(fù)電壓升壓之時的位線電壓降的量(電位變化AV)由升壓電容與接地電容之比決定。
[0118]Δ V = -CB/ (CB+CG) XVDD.....(等式 I)
[0119]此處，CG= Cgl3A+Cg2T+Cg3T，以及
[0120]CB = Cbl3A
[0121]CG是寄生地存在于信號布線ML12A中的寄生電容Cgl3A、寄生地存在于第一寫入反相器的輸出節(jié)點CW中的寄生電容Cg2T、和寄生地存在第一位線BLA中的寄生電容Cg3T之和。
[0122]然而，為了簡化闡釋起見，不考慮溝道電阻、擴散層電容、以及N溝道MOS晶體管NQ9、NQ7和NQ5的柵極電容的影響。
[0123]表示為Call的總電容由以下等式定義。
[0124]Call= CB+CG.....(等式 2)
[0125]在雙端口 SRAM中，電流從在半選擇狀態(tài)(選擇了字線，未選擇位線，并且位線在預(yù)充電狀態(tài)下)下的端口的位線流入，并且負(fù)電壓在升壓的時候上升。因此，存取MOS晶體管的電流驅(qū)動能力的增強受到阻礙。當(dāng)位線為短并且位線電容為小時，該效果變得明顯。
[0126]當(dāng)升壓電容被擴大、并且位線的電壓降的量(電位變化AV)被擴大時，存儲器單元的共用了所涉及的位線并且耦合至不同的字線的存取MOS晶體管也變?yōu)閷?dǎo)電的，并且可以使非選擇存儲器單元(non-select1n memory cell)的數(shù)據(jù)反轉(zhuǎn)。即，存在發(fā)生錯誤寫入的可能性。因此，有必要將電位變化AV保持在一定的固定范圍內(nèi)。
[0127]另一方面，在半選擇狀態(tài)(選擇了字線，未選擇位線，并且位線在預(yù)充電狀態(tài)下)下，當(dāng)試圖將在寫入側(cè)上的位線保持在負(fù)電位下時，可能難以將在寫入側(cè)上的位線保持在負(fù)電位下，這是因為在半選擇狀態(tài)下電流從端口的位線流入。因此，為了將在寫入側(cè)上的位線穩(wěn)定地保持在負(fù)電位，也有必要將接地電容擴大。
[0128]因此，可以從等式I和等式2理解的是，為了在將電位變化Λ V維持在最佳點的同時增加總電容(Call)，僅僅有必要擴大CB和CG兩者，同時保持CB與CG之比不變。
[0129]圖10是根據(jù)實施例1的修改示例的第一寫入輔助電路5A#和第二寫入輔助電路5B#的配置的說明圖。
[0130]如圖10所圖示，與在圖4中圖示的配置相比，第一寫入輔助電路5A#的不同點在于，進一步增添電容元件CgllA和Cgl2A作為接地電容元件，并且進一步增添電容元件CbllA和Cbl2A作為升壓電容元件。
[0131]電容元件CbllA和Cbl2A分別被設(shè)置在輸出節(jié)點NBSTA與源極節(jié)點WBSA之間。
[0132]電容元件CgllA被設(shè)置在源極節(jié)點WBSA與電壓VSS之間。電容元件Cgl2A耦合至源極節(jié)點WBSA。
[0133]電容元件Cgl2A形成為MOS電容器。MOS晶體管的源極和漏極耦合至源極節(jié)點WBSA,并且柵極耦合至電壓VDD。
[0134]電容元件Cbl2A形成為耦合在輸出節(jié)點NBSTA與源極節(jié)點WBSA之間的MOS電容器。
[0135]根據(jù)上述配置，可以通過使得在等式I中的CG與CB之比保持不變來將電位變化Δ V調(diào)節(jié)至最佳值，從而確保必要的電容。
[0136]在本實施例中，對電容元件CbllA和Cbl2A作為升壓電容元件設(shè)置的配置進行了闡釋。然而，也可以設(shè)置一個電容元件。例如，優(yōu)選地，設(shè)置具有充分的面積效率的MOS電容器元件，作為電容元件Cbl2A和Cgl2A。這也適用于電容元件CgllA和Cgl2A。
[0137]在本實施例中，N溝道MOS電容器用作電容元件Cbl2A和Cgl2A。然而，也可以優(yōu)選地使用P溝道MOS電容器。
[0138]相同的論斷也適用于第二寫入輔助電路5B#的配置；因此，不重復(fù)對其的詳細(xì)闡釋。
[0139]出于闡釋方便起見，已經(jīng)假設(shè)電容元件Cgl 1A、Cgl2A、Cg2T、Cg2B、Cg3T和Cg3B是接地電容。然而，如果電位在寫入操作期間可以是固定的，那么也可以優(yōu)選地采用其中這些電容器耦合至電源VDD或者其他信號節(jié)點的配置。
[0140](實施例2)
[0141]圖11是根據(jù)實施例2的第一寫入輔助電路5A的配置的說明圖。
[0142]如圖11所圖示，第一寫入驅(qū)動器電路6A的多個電路和第一寫入輔助電路5A的多個電路分別對應(yīng)于存儲器單元的多個列而設(shè)置。第一寫入輔助電路5A的多個電路共用源極節(jié)點WBSA。圖11圖示了其中第一寫入電路5A的相鄰電路共用了公共的源極節(jié)點WBSA的情況。這也適用于其他寫入輔助電路。第二寫入輔助電路5B也按照與在第一寫入輔助電路5A中相同的方式設(shè)置。
[0143]在上述干擾寫入中，當(dāng)在干擾側(cè)上的存取MOS晶體管NQ5的閾值電壓變低時，在寫入側(cè)上的位線的電位上升變得明顯。然而，同時執(zhí)行寫入的所有存儲器單元的NQ5的閾值電壓按照相似的方式變化至低電平是罕見的，并且存在其閾值電壓變化至高電平的一些存儲器單元。
[0144]因此，可以耦合公共的源極節(jié)點WBSA，并且可以共用總的電gCall。因此，由于在晶體管中的差異的影響，所以可以通過利用慢寫入操作來增強對晶體管的寫入。
[0145](實施例3)
[0146]實施例3闡釋了進一步改進升壓能力的方法。
[0147]圖12是根據(jù)實施例3的第一寫入輔助電路5AP和第二寫入輔助電路5BP的配置的說明圖。
[0148]如圖12所圖示，第一寫入輔助電路5AP與第一寫入輔助電路5A的不同之處在于，增添了緩沖器BF2A和第三信號布線ML13A。
[0149]緩沖器BF2A親合至第一信號布線MLl 1A，并且根據(jù)傳輸至第一信號布線MLllA的信號電平來驅(qū)動第三信號布線ML13A。
[0150]這也適用于第二