3d nand堆疊式非易失性存儲(chǔ)器編程至導(dǎo)電狀態(tài)的制作方法
【專(zhuān)利說(shuō)明】
【背景技術(shù)】
[0001]近來(lái)，已經(jīng)提出了使用有時(shí)被稱為位成本可擴(kuò)展(BiCS)架構(gòu)的3D堆疊式存儲(chǔ)結(jié)構(gòu)的超高密度非易失性存儲(chǔ)設(shè)備。例如，3D NAND堆疊式存儲(chǔ)設(shè)備可以由交替的導(dǎo)電層和介電層的陣列形成。在這些層中可以鉆有存儲(chǔ)孔以同時(shí)限定很多存儲(chǔ)層。然后可以通過(guò)使用適當(dāng)?shù)牟牧咸畛浯鎯?chǔ)孔來(lái)形成NAND串。直的NAND串在一個(gè)存儲(chǔ)孔中延伸，而管狀或U形NAND串(P-BiCS)包括一對(duì)存儲(chǔ)單元的豎直列，所述豎直列在兩個(gè)存儲(chǔ)孔中延伸并且通過(guò)底部背柵而被接合。存儲(chǔ)單元的控制柵極由導(dǎo)電層提供。
[0002]用于抑制未選中的NAND串被編程的一種可能技術(shù)是將其溝道電勢(shì)升壓。然而，如果將3D堆疊式存儲(chǔ)結(jié)構(gòu)中的未選中的NAND串的溝道電勢(shì)升壓以抑制編程，則升壓的電壓可能泄漏。升壓電壓的泄漏可能導(dǎo)致編程干擾。
【附圖說(shuō)明】
[0003]在不同的附圖中，具有相似附圖標(biāo)記的元件指代共同的部件。
[0004]圖1A是3D堆疊式非易失性存儲(chǔ)設(shè)備的立體圖。
[0005]圖1B是圖1A的3D堆疊式非易失性存儲(chǔ)設(shè)備的功能框圖。
[0006]圖2A描繪了塊的U形NAND實(shí)施方式的頂視圖。
[0007]圖2B描繪了圖2A的塊的一個(gè)實(shí)施方式的一部分的橫截面圖。
[0008]圖2C描繪了圖2B的列CO的區(qū)域236的近視圖。
[0009]圖2D描繪了圖2B的列CO的橫截面圖。
[0010]圖3A描繪了示出與圖2A的塊的部分210 —致的、U形NAND串的漏極側(cè)之間的電連接的電路的一個(gè)實(shí)施方式。
[0011 ] 圖3B描繪了與圖3A的U形NAND串的電路一致的存儲(chǔ)單元的示例布置。
[0012]圖4A描繪了圖1A的塊BLKO的直NAND串實(shí)施方式的頂視圖。
[0013]圖4B描繪了圖4A的塊480的部分488沿線486的橫截面圖。
[0014]圖4C描繪了與圖4A的直的NAND串的電路一致的存儲(chǔ)單元的示例布置。
[0015]圖5示出了當(dāng)每個(gè)存儲(chǔ)單元存儲(chǔ)兩位數(shù)據(jù)時(shí)與存儲(chǔ)單元陣列的數(shù)據(jù)狀態(tài)對(duì)應(yīng)的示例Vt分布。
[0016]圖6描繪了用于對(duì)3D堆疊式存儲(chǔ)設(shè)備中的存儲(chǔ)單元進(jìn)行編程的處理的一個(gè)實(shí)施方式的流程圖。
[0017]圖7A至圖7C描繪了根據(jù)一個(gè)實(shí)施方式的兩遍編程序列。
[0018]圖8A和圖8B描繪了三遍編程序列的第二遍和第三遍的一個(gè)實(shí)施方式。
[0019]圖9是對(duì)3D堆疊式存儲(chǔ)設(shè)備中的存儲(chǔ)元件進(jìn)行編程的處理的一個(gè)實(shí)施方式的流程圖。
[0020]圖10是描述了編程處理的一個(gè)實(shí)施方式的流程圖，該編程處理包括一個(gè)或更多個(gè)驗(yàn)證步驟。
[0021]圖1lA描繪了根據(jù)一個(gè)實(shí)施方式的施加至3D堆疊式存儲(chǔ)設(shè)備中的選中的NAND串和未選中的NAND串的示例編程條件。
[0022]圖1lB描繪了根據(jù)一個(gè)實(shí)施方式的施加至3D堆疊式存儲(chǔ)設(shè)備中的選中的NAND串和未選中的NAND串的示例編程條件。
[0023]圖1lC描繪了可以在編程操作的一個(gè)實(shí)施方式期間施加至選中的位線的一系列編程脈沖和驗(yàn)證脈沖。
[0024]圖12是根據(jù)一個(gè)實(shí)施方式的對(duì)3D堆疊式存儲(chǔ)設(shè)備中的NAND串施加編程條件的一個(gè)實(shí)施方式的流程圖。
[0025]圖13㈧至圖13⑶是示出了在圖12的處理期間施加各種編程條件的定時(shí)的圖。
[0026]圖14A描繪了圖2A的塊200的一個(gè)實(shí)施方式的部分沿線220的橫截面圖。
[0027]圖14B示出了介電層D3至D6的部分以及導(dǎo)電層WL3、SGAl和SGA2的部分。
[0028]圖14C描繪了在圖14B中的線C_C’處的列的橫截面。
[0029]圖14D描繪了在圖14B中的線D_D’處的列的橫截面。
[0030]圖14E描繪了在圖14B中的線E_E’處的列的橫截面。
[0031]圖15描繪了圖4A的塊480的一個(gè)實(shí)施方式的一部分沿線486的橫截面圖。
[0032]圖16示出了針對(duì)NAND串具有兩個(gè)SGD晶體管的未選中塊的一個(gè)實(shí)施方式的示例電壓。
[0033]圖17(A)至圖17(G)是示出了在未被選中用于編程的塊中施加各種電壓的定時(shí)的圖。
[0034]圖18A是對(duì)3D堆疊式存儲(chǔ)設(shè)備中的存儲(chǔ)單元進(jìn)行擦除的處理的一個(gè)實(shí)施方式的流程圖。
[0035]圖18B是在圖19A的一個(gè)實(shí)施方式處理期間施加至字線的示例擦除電壓的圖。
[0036]圖19(A)至圖19(F)是在圖18A的處理的一個(gè)實(shí)施方式期間施加的電壓的定時(shí)的圖。
[0037]圖20(A)至圖20(G)是示出了根據(jù)一個(gè)實(shí)施方式的擦除操作期間的電壓的定時(shí)圖。
【具體實(shí)施方式】
[0038]3D堆疊式非易失性存儲(chǔ)設(shè)備可以布置在多個(gè)塊中。在一種方法中，存儲(chǔ)設(shè)備包括NAND串，該NAND串在一端具有漏極側(cè)選擇柵極(SGD)晶體管以及在另一端具有源極側(cè)選擇柵極(SGS)晶體管。
[0039]用于對(duì)3D堆疊式存儲(chǔ)設(shè)備中的非易失性存儲(chǔ)元件進(jìn)行編程的一種可能技術(shù)是對(duì)選中的非易失性存儲(chǔ)元件的柵極施加編程電壓，同時(shí)該選中的非易失性存儲(chǔ)元件下方的溝道中為較低電壓。用于抑制未選中的NAND串編程的一種可能技術(shù)是將溝道電勢(shì)升壓。然而，溝道電勢(shì)可能泄露，這可能導(dǎo)致編程干擾。與一些2D存儲(chǔ)設(shè)備中的NAND串相比，一些3D堆疊式存儲(chǔ)設(shè)備中的NAND串更易出現(xiàn)升壓的溝道電勢(shì)泄露。對(duì)此可能的原因是在一些實(shí)施方式中3D堆疊式存儲(chǔ)設(shè)備中的存儲(chǔ)單元可能使用薄膜晶體管(TFT)結(jié)構(gòu)。因此，與2D NAND存儲(chǔ)設(shè)備相比，一些3D NAND堆疊式存儲(chǔ)設(shè)備在其溝道電勢(shì)被升壓以抑制這些3DNAND堆疊式存儲(chǔ)設(shè)備編程的情況下會(huì)更易受編程干擾的影響。
[0040]在一個(gè)實(shí)施方式中，在不將未選中的NAND串的溝道升壓以抑制其編程的情況下實(shí)現(xiàn)了對(duì)3D堆疊式非易失性存儲(chǔ)設(shè)備的編程。因此，可以避免與升壓的溝道電勢(shì)的泄漏關(guān)聯(lián)的編程干擾。
[0041]在一個(gè)實(shí)施方式中，通過(guò)增大3D NAND堆疊式存儲(chǔ)設(shè)備中的存儲(chǔ)單元的閾值電壓來(lái)擦除該存儲(chǔ)單元。在一個(gè)實(shí)施方式中，這將存儲(chǔ)單元布置在非導(dǎo)電狀態(tài)。對(duì)于非導(dǎo)電狀態(tài)而言，表示通過(guò)擦除驗(yàn)證的存儲(chǔ)單元應(yīng)該不傳導(dǎo)電流。換言之，擦除驗(yàn)證電壓可以低于擦除閾值分布。可以將通過(guò)擦除驗(yàn)證的NAND串的溝道電勢(shì)升壓以防止進(jìn)一步擦除。
[0042]可以通過(guò)將Vt降低至導(dǎo)電狀態(tài)來(lái)實(shí)現(xiàn)對(duì)3D NAND堆疊式存儲(chǔ)設(shè)備中的非易失性存儲(chǔ)元件的編程。對(duì)于導(dǎo)電狀態(tài)而言，表示通過(guò)編程驗(yàn)證的存儲(chǔ)單元應(yīng)該傳導(dǎo)電流。換言之，編程驗(yàn)證電壓可以高于其相應(yīng)的編程狀態(tài)的閾值分布。注意，可以在不將未選中的NAND串的溝道電勢(shì)升壓的情況下抑制該未選中的NAND串的編程。因此，可以避免與升壓的溝道電勢(shì)的泄漏關(guān)聯(lián)的問(wèn)題，例如編程干擾。
[0043]在一個(gè)實(shí)施方式中，編程包括對(duì)選中的位線施加一系列增大的電壓直到選中的存儲(chǔ)單元被編程為止。未選中的位線可以被保持為幾乎地電位或者將近地電位。選中的字線可以接地或者被保持為將近地電位。位于選中的字線與位線之間的未選中的字線可以接收大約選中的位線電壓。位于源極線與選中的字線之間的未選中的字線可以接收選中的位線電壓的大約一半。漏極側(cè)選擇柵極可以接收選中的位線電壓的大約一半。源極側(cè)選擇柵極可以被保持為大約地電位。公共源極線可以為大約幾伏特。前述是針對(duì)一個(gè)實(shí)施方式的示例電壓。可以使用其他電壓。
[0044]在一個(gè)實(shí)施方式中，3D NAND堆疊式存儲(chǔ)設(shè)備中的NAND串具有串聯(lián)的兩個(gè)漏極側(cè)選擇晶體管。最靠近位線的晶體管可以具有在編程期間施加至該位線的選中的位線電壓的大約一半。其他晶體管可以被保持為地電位或?qū)⒔仉娢?。該組合可以輔助在編程期間將未選中的NAND串的溝道保持為大約OV。在一個(gè)實(shí)施方式中，對(duì)未選中的塊中的字線施加大約0V。因此，可以避免編程干擾。
[0045]在以下論述中，圖1A至圖4C提供了 3D堆疊式非易失性存儲(chǔ)設(shè)備的實(shí)施方式的結(jié)構(gòu)細(xì)節(jié)。圖1A是3D堆疊式非易失性存儲(chǔ)設(shè)備的立體圖。存儲(chǔ)設(shè)備100包括襯底101。襯底上是存儲(chǔ)單元的示例塊BLKO和BLKl以及具有由塊來(lái)使用的電路的外圍區(qū)域104。襯底101還可以在所述塊下方承載電路以及一個(gè)或更多個(gè)下部金屬層，其沿導(dǎo)電路徑形成圖案以承載電路的信號(hào)。所述塊形成在存儲(chǔ)設(shè)備的中間區(qū)域102中。在存儲(chǔ)設(shè)備的上部區(qū)域103中，一個(gè)或更多個(gè)上部金屬層沿導(dǎo)電路徑形成圖案以承載電路的信號(hào)。每個(gè)塊包括存儲(chǔ)單元的堆疊區(qū)，其中交替的堆疊層表示字線。在一種可能的方法中，每個(gè)塊具有相對(duì)置的分層的側(cè)面，豎直觸點(diǎn)從所述側(cè)面向上延伸至上部金屬層以形成至導(dǎo)電路徑的連接。盡管以兩個(gè)塊為例進(jìn)行描述，但是可以使用沿X方向和/或y方向延伸的附加塊。
[0046]在一種可能的方法中，平面沿X方向的長(zhǎng)度表示至字線的信號(hào)路徑在所述一個(gè)或更多個(gè)上部金屬層中延伸的方向(字線方向或SGD線方向)，平面沿y方向的寬度表示至位線的信號(hào)路徑在所述一個(gè)或更多個(gè)上部金屬層中延伸的方向(位線方向)。z方向表示存儲(chǔ)設(shè)備的高度。
[0047]圖1B是圖1A的3D堆疊式非易失性存儲(chǔ)設(shè)備100的功能框圖。存儲(chǔ)設(shè)備100可以包括一個(gè)或更多個(gè)存儲(chǔ)器晶片108。存儲(chǔ)器晶片108包括存儲(chǔ)元件的3D (三維)存儲(chǔ)器陣列126，該存儲(chǔ)器陣列126例如包括塊BLKO和BLK1、控制電路110以及讀/寫(xiě)電路128。存儲(chǔ)器陣列126通過(guò)字線經(jīng)由行解碼器124以及通過(guò)位線經(jīng)由列解碼器132可尋址。讀/寫(xiě)電路128包括多個(gè)感測(cè)塊130 (感測(cè)電路)，并且使得一個(gè)單位(例如，頁(yè))的存儲(chǔ)元件能夠被并行地讀取或編程。通常，控制器122與所述一個(gè)或更多個(gè)存儲(chǔ)器晶片108包括在同一存儲(chǔ)設(shè)備100 (例如，可移除存儲(chǔ)卡)中。命令和數(shù)據(jù)經(jīng)由線路120在主機(jī)與控制器122之間以及經(jīng)由線路118在控制器與一個(gè)或更多個(gè)存儲(chǔ)器晶片108之間傳輸。
[0048]控制電路110與讀/寫(xiě)電路128配合以對(duì)存儲(chǔ)器陣列126執(zhí)行存儲(chǔ)操作，并且控制電路110包括狀態(tài)機(jī)112、片上地址解碼器114以及電力控制模塊116。狀態(tài)機(jī)112提供對(duì)存儲(chǔ)操作的芯片級(jí)控制。片上地址解碼器114提供由主機(jī)或存儲(chǔ)控制器使用的地址與由解碼器124和解碼器132使用的硬件地址之間的地址接口。電力控制模塊116控制在存儲(chǔ)器操作期間被供應(yīng)至字線和位線的電力和電壓。電力控制模塊116可以包括用于字線層和字線層部分的驅(qū)動(dòng)器、漏極側(cè)和源極側(cè)選擇柵極(例如，涉及存儲(chǔ)單元串(例如NAND串)的漏極側(cè)或端和源極側(cè)或端)驅(qū)動(dòng)器以及源極線。在一種方法中，感測(cè)塊130可以包括位線驅(qū)動(dòng)器。
[0049]在一些實(shí)現(xiàn)方式中，可以將部件中的一些部件進(jìn)行組合。在各種設(shè)計(jì)中，可以將除存儲(chǔ)器陣列126之外的部件中的一個(gè)或更多個(gè)部件(單獨(dú)地或組合地)視作至少一個(gè)控制電路。例如，控制電路可以包括下述中的任一項(xiàng)或其組合:控制電路110、狀態(tài)機(jī)112、解碼器114/132、電力控制116、感測(cè)塊130、讀/寫(xiě)電路128、控制器122等。
[0050]控制器122、控制電路110、行解碼器124、列解碼器以及讀/寫(xiě)電路128在本文中可以稱為一個(gè)或更多個(gè)管理電路。
[0051]在另一實(shí)施方式中，非易失性存儲(chǔ)系統(tǒng)使用雙行/列解碼器以及讀/寫(xiě)電路。各個(gè)外圍電路對(duì)存儲(chǔ)器陣列126的訪問(wèn)在該陣列的相對(duì)側(cè)上以對(duì)稱方式來(lái)實(shí)現(xiàn)，以使得每側(cè)的訪問(wèn)線路和電路的密度降低一半。因此，將行解碼器分成兩個(gè)行解碼器，將列解碼器分成兩個(gè)列解碼器。類(lèi)似地，將讀/寫(xiě)電路分成從陣列126的底部連接至位線的讀/寫(xiě)電路以及從陣列126的頂部連接至位線的讀/寫(xiě)電路。以這種方式，將讀/寫(xiě)模塊的密度降低一半。
[0052]還可以使用除NAND閃存存儲(chǔ)器之外的其他類(lèi)型的非易失性存儲(chǔ)器。
[0053]圖2A是作為圖1A中的BLKO的示例實(shí)現(xiàn)方式的塊200的U形NAND實(shí)施方式的頂視圖。該圖表示堆疊中的多個(gè)字線層中的代表層。圖2B描繪了圖2A的塊200的一個(gè)實(shí)施方式的一部分沿線220的橫截面圖。參照?qǐng)D2B，堆疊包括交替的介電層和導(dǎo)電層。介電層包括DO至D5，并且可以由例如Si02制成。導(dǎo)電層包括:作為背柵層的BG ;形成字線層的WLO至WL3，例如在所述層中至存儲(chǔ)單元的控制柵極的導(dǎo)電路徑；以及形成選擇柵極層的SG，例如至NAND串的選擇柵極