被水平定向的導電材料的多個字線、被豎直定向的多個NAND串以及多個位線。導電材料與介電材料在堆疊中交替。每個NAND串包括非易失性存儲元件的集合以及位于每個NAND串的第一端處的漏極側(cè)選擇柵極。每個位線耦接至多個NAND串的集合的漏極側(cè)選擇柵極。該方法包括:對具有多個NAND串的一組NAND串的漏極側(cè)選擇柵極施加選擇電壓，同時對與該組NAND串中的選中的NAND串關(guān)聯(lián)的選中的位線施加編程電壓，以將編程電壓傳到選中的NAND串的溝道。該方法還包括:在編程電壓位于選中的NAND串的溝道中時，對與選中的NAND串關(guān)聯(lián)的選中的字線施加第一電壓。選中的NAND串具有與選中的字線關(guān)聯(lián)的選中的非易失性存儲元件。該方法還包括:在編程電壓位于選中的NAND串的溝道中時，對位于選中的字線與源極選擇柵極之間的、與選中的NAND串關(guān)聯(lián)的所有未選中的字線施加第二電壓，以防止對選中的NAND串上的已被編程的任何非易失性存儲元件進行編程。該方法還包括:在編程電壓位于選中的NAND串的溝道中時，對位于選中的NAND串的選中的字線與漏極選擇柵極之間的、與選中的NAND串關(guān)聯(lián)的所有未選中的字線施加第三電壓。第三電壓使得編程電壓能夠傳到選中的非易失性存儲元件的溝道并且第三電壓防止對選中的NAND串上的位于選中的字線與漏極側(cè)選擇柵極之間的任何非易失性存儲元件進行編程。
[0169]一種實施方式包括一種3D堆疊式非易失性存儲設(shè)備，該3D堆疊式非易失性存儲設(shè)備包括:多個位線、多個源極線、具有被水平定向的導電材料的多個字線、與多個字線在堆疊中交替的多個介電材料層、被豎直定向的多個NAND串、以及與所述多個字線、所述多個位線、所述多個源極線、所述漏極側(cè)選擇柵極和所述源極側(cè)選擇柵極通信的一個或更多個管理電路。每個NAND串包括:非易失性存儲元件的集合、位于NAND串的第一端處的漏極側(cè)選擇柵極、以及位于NAND串的第二端處的源極側(cè)選擇柵極。每個NAND串的漏極側(cè)選擇柵極耦接至位線中之一。每個NAND串的源極側(cè)選擇柵極耦接至源極線中之一。一個或更多個管理電路對具有多個NAND串的一組NAND串的漏極側(cè)選擇柵極施加選擇電壓，同時對與該組NAND串中的選中的NAND串關(guān)聯(lián)的選中的位線施加編程電壓，以將編程電壓傳到相應(yīng)的選中的NAND串的溝道。一個或更多個管理電路在編程電壓位于選中的NAND串的溝道中時對與該組NAND串關(guān)聯(lián)的選中的字線施加第一電壓。一個或更多個管理電路在編程電壓位于選中的NAND串的溝道中時對位于選中的NAND串的選中的字線與源極選擇柵極之間的、與選中的NAND串關(guān)聯(lián)的所有未選中的字線施加第二電壓，以防止對選中的NAND串上的已被編程的任何非易失性存儲元件進行編程。一個或更多個管理電路在編程電壓位于選中的NAND串的溝道中時對位于選中的NAND串的選中的字線與漏極選擇柵極之間的、與選中的NAND串關(guān)聯(lián)的所有未選中的字線施加第三電壓。第三電壓使得編程電壓能夠傳到選中的非易失性存儲元件的溝道并且第三電壓防止對選中的NAND串上的位于選中的字線與漏極側(cè)選擇柵極之間的任何非易失性存儲元件進行編程。
[0170] 已經(jīng)出于說明和描述的目的呈現(xiàn)了本發(fā)明的在前詳細描述。所述詳細描述并不意在窮舉或?qū)⒈景l(fā)明限制為所公開的確切形式。根據(jù)以上教導很多修改和變型是可能的。選擇所描述的實施方式以最佳地解釋本發(fā)明的原理及其實際應(yīng)用，從而使得本領(lǐng)域普通技術(shù)人員能夠最佳地利用本發(fā)明的各種實施方式和適合所構(gòu)思的特定應(yīng)用的本發(fā)明的各種變型。意在由所附權(quán)利要求來限定本發(fā)明的范圍。
【主權(quán)項】
1.一種操作3D堆疊式非易失性存儲器的方法，所述3D堆疊式非易失性存儲器包括:具有水平定向的導電材料的多個字線，所述導電材料與介電材料在堆疊中交替；以及豎直定向的多個NAND串，所述方法包括: 將與所述多個NAND串的NAND串集合關(guān)聯(lián)的一組非易失性存儲元件擦除至高于零伏特的擦除閾值電壓分布￠02);以及 通過減小所述組中的選中非易失性存儲元件的閾值電壓來對所述選中非易失性存儲元件進行編程，所述編程包括:在與所述NAND串集合中的選中NAND串關(guān)聯(lián)的溝道內(nèi)創(chuàng)建編程電壓(604) ο2.根據(jù)權(quán)利要求1所述的方法，其中，對所述組中的選中非易失性存儲元件進行編程包括: 對與所述選中NAND串關(guān)聯(lián)的選中字線施加電壓序列；以及 對與所述選中NAND串中的第一選中NAND串關(guān)聯(lián)的第一位線施加大小隨著所述序列中的之后電壓而增大的電壓，直到在所述第一選中NAND串上的選中非易失性存儲元件中的第一選中非易失性存儲元件被編程為止。3.根據(jù)權(quán)利要求2所述的方法，其中，所述序列中的每個電壓低于施加至所述第一位線的電壓。4.根據(jù)權(quán)利要求1至3中任一項所述的方法，還包括: 對與所述NAND串集合中的未選中NAND串關(guān)聯(lián)的未選中位線施加抑制電壓； 對與所述未選中NAND串關(guān)聯(lián)的漏極選擇柵極施加電壓以將所述抑制電壓傳到所述未選中NAND串的溝道；以及 對與所述未選中NAND串關(guān)聯(lián)的未選中字線施加電壓以防止對所述未選中NAND串上的非易失性存儲元件進行編程。5.根據(jù)權(quán)利要求1所述的方法，其中，通過減小所述選中非易失性存儲元件的閾值電壓來對所述組中的選中非易失性存儲元件進行編程包括: 對與所述選中NAND串關(guān)聯(lián)的選中位線施加所述編程電壓，同時對所述選中NAND串的選擇柵極施加電壓，以將所述編程電壓傳到所述選中NAND串的溝道；以及 在所述選中NAND串的溝道為所述編程電壓時，對與所述選中NAND串關(guān)聯(lián)的選中字線施加電壓，以對在所述選中NAND串中的第一選中NAND串上的選中非易失性存儲元件中的第一選中非易失性存儲元件進行編程。6.根據(jù)權(quán)利要求5所述的方法，其中，對選中非易失性存儲元件進行編程還包括: 在所述第一選中NAND串的溝道為所述編程電壓時，對與所述第一選中NAND串關(guān)聯(lián)的未選中字線施加第一電壓，所述第一電壓防止對所述第一選中NAND串上的已被編程的非易失性存儲元件進行編程；以及 在所述第一選中NAND串的溝道為所述編程電壓時，對在所述第一選中NAND串的所述選中字線與所述位線之間的、與所述第一選中NAND串關(guān)聯(lián)的任何未選中字線施加第二電壓，所述第二電壓使得所述編程電壓能夠傳到所述第一選中非易失性存儲元件的溝道。7.根據(jù)權(quán)利要求6所述的方法，其中，所述NAND串集合位于被選中用于編程的第一塊中，所述多個NAND串包括第二塊中的集合，所述第二塊中的每個NAND串包括位于每個NAND串的第一端處的漏極側(cè)選擇柵極，所述第二塊中的NAND串的漏極側(cè)選擇柵極包括第一晶體管和第二晶體管，所述第一晶體管比所述第二晶體管更靠近與所述NAND串關(guān)聯(lián)的位線，所述第二塊中的第一 NAND串與所述第一塊中的第一選中NAND串共享位線，并且所述方法還包括: 對所述第二塊中的NAND串的漏極側(cè)選擇柵極的第一晶體管施加大致等于所述編程電壓的電壓； 對所述第二塊中的NAND串的漏極側(cè)選擇柵極的第二晶體管施加抑制電壓；以及 對所述第二塊中的所有字線施加大致所述抑制電壓。8.—種3D堆疊式非易失性存儲設(shè)備，包括: 具有水平定向的導電材料的多個字線(WLO，WL1，WL2，……)，所述導電材料與介電材料(D0，D1，D2，D3，……)在堆疊中交替; 豎直定向的多個NAND串(NSO，NS1，……)，每個NAND串包括非易失性存儲元件集合以及位于每個NAND串的第一端處的漏極側(cè)選擇柵極(SGD); 多個位線(BLO，BLl，……)，每個位線耦接至所述NAND串中的一個NAND串的漏極側(cè)選擇柵極；以及 與所述多個字線、所述多個位線以及所述多個NAND串通信的一個或更多個管理電路(122，110，124，128)，所述一個或更多個管理電路將所述多個NAND串的NAND串集合的非易失性存儲元件擦除至高于零伏特的擦除閾值分布，所述一個或更多個管理電路通過將所述NAND串集合的選中非易失性存儲元件的閾值電壓減小到低于所述擦除閾值分布來對所述選中非易失性存儲元件進行編程，所述編程包括:在與所述NAND串集合中的選中NAND串關(guān)聯(lián)的溝道中創(chuàng)建編程電壓。9.根據(jù)權(quán)利要求8所述的3D堆疊式非易失性存儲設(shè)備，其中，為了對所述選中非易失性存儲元件進行編程，所述一個或更多個管理電路對與所述選中NAND串關(guān)聯(lián)的選中字線施加電壓序列，并且對與所述選中NAND串關(guān)聯(lián)的位線施加隨所述序列中的之后電壓而增大的電壓，直到在所述選中NAND串中的第一選中NAND串上的選中非易失性存儲元件中的第一選中非易失性存儲元件被編程為止。10.根據(jù)權(quán)利要求9所述的3D堆疊式非易失性存儲設(shè)備，其中，所述序列中的每個電壓低于施加至與所述選中NAND串關(guān)聯(lián)的位線的電壓。11.根據(jù)權(quán)利要求8至10中任一項所述的3D堆疊式非易失性存儲設(shè)備，其中，所述一個或更多個管理電路對與所述NAND串集合中的未選中NAND串關(guān)聯(lián)的未選中位線施加抑制電壓，所述一個或更多個管理電路對與所述未選中NAND串關(guān)聯(lián)的漏極選擇柵極施加電壓以將所述抑制電壓傳到所述未選中NAND串的溝道，所述一個或更多個管理電路對與所述未選中NAND串關(guān)聯(lián)的未選中字線施加電壓以防止對所述未選中NAND串上的非易失性存儲兀件進行編程。12.根據(jù)權(quán)利要求8所述的3D堆疊式非易失性存儲設(shè)備，其中，作為對所述選中非易失性存儲元件進行編程的一部分，所述一個或更多個管理電路對與所述選中NAND串關(guān)聯(lián)的位線施加所述編程電壓，同時對所述選中NAND串的漏極側(cè)選擇柵極施加電壓，以將所述編程電壓傳到所述選中NAND串的溝道，所述一個或更多個管理電路在所述選中NAND串的溝道為所述編程電壓時對與所述選中NAND串關(guān)聯(lián)的選中字線施加電壓。13.根據(jù)權(quán)利要求12所述的3D堆疊式非易失性存儲設(shè)備，其中，作為對所述選中非易失性存儲元件進行編程的一部分，所述一個或更多個管理電路在所述選中NAND串的溝道為所述編程電壓時，對在與所述選中NAND串關(guān)聯(lián)的選中字線與源極線之間的、與所述選中NAND串關(guān)聯(lián)的任何未選中字線施加第一電壓，以防止對所述選中NAND串上的已被編程的任何非易失性存儲元件進行編程，所述一個或更多個管理電路在所述選中NAND串的溝道為所述編程電壓時，對在所述選中NAND串的選中字線與位線之間的、與所述選中NAND串關(guān)聯(lián)的任何未選中字線施加第二電壓，所述第二電壓使得所述編程電壓能夠傳到所述選中非易失性存儲元件的溝道并且所述第二電壓防止對所述選中NAND串上的待被編程的任何非易失性存儲元件進行編程。14.根據(jù)權(quán)利要求13所述的3D堆疊式非易失性存儲設(shè)備，其中，所述NAND串集合位于第一塊中，所述多個NAND串的第二集合位于未被選中的第二塊中，所述第一塊中和所述第二塊中的NAND串的漏極側(cè)選擇柵極包括第一晶體管和第二晶體管，所述第一晶體管比所述第二晶體管更靠近與所述NAND串關(guān)聯(lián)的位線，所述一個或更多個管理電路對所述第二塊中的NAND串的漏極側(cè)選擇柵極的第一晶體管施加大致等于所述編程電壓的電壓，所述一個或更多個管理電路對所述第二塊中的NAND串的漏極側(cè)選擇柵極的第二晶體管施加大致OV的電壓，所述一個或更多個管理電路對所述第二塊中的所有字線施加大致OV的電壓。15.根據(jù)權(quán)利要求8所述的3D堆疊式非易失性存儲設(shè)備，其中，在所述多個NAND串的每個NAND串上的非易失性存儲元件包括薄膜晶體管。
【專利摘要】公開了將3D堆疊式存儲設(shè)備中的NAND串編程至導電狀態(tài)?？梢酝ㄟ^增大存儲元件的Vt來擦除存儲元件，可以通過減小存儲元件的Vt來對存儲元件編程。編程可以包括對選中位線施加一系列增大的電壓直到選中存儲單元被編程為止。未選中位線可以被保持為幾乎地電位或者將近地電位。選中的字線可以接地或者被保持為將近地電位。位于選中字線與位線之間的未選中字線可以接收大約選中位線電壓。位于源極線與選中字線之間的未選中字線可以接收選中位線電壓的大約一半?？梢栽诓粚⑽催x中NAND串的溝道升壓以抑制其編程的情況下實現(xiàn)編程。因此，可以避免與升壓的溝道電勢的泄漏關(guān)聯(lián)的編程干擾。
【IPC分類】G11C16/04, G11C16/10, H01L27/115, G11C11/56
【公開號】CN105144296
【申請?zhí)枴緾N201380057608
【發(fā)明人】安德烈·米赫內(nèi)亞, 西穎·科斯塔, 張艷麗
【申請人】桑迪士克技術(shù)有限公司
【公開日】2015年12月9日
【申請日】2013年11月1日
【公告號】EP2917916A2, US9099202, US20140126291, WO2014074408A2, WO2014074408A3