半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件，例如涉及包括保存互補(bǔ)數(shù)據(jù)的兩個(gè)非易失性存儲(chǔ)單元在內(nèi)的半導(dǎo)體器件。
【背景技術(shù)】
[0002]以往，已知在對(duì)非易失性存儲(chǔ)器擦除之前進(jìn)行寫入(預(yù)寫)的方式。
[0003]例如，日本特開平10-64288號(hào)公報(bào)(專利文獻(xiàn)I)中記載的閃存擦除型非易失性存儲(chǔ)器在第一次擦除前寫入結(jié)束信號(hào)(FWE)處于非激活電平期間內(nèi)依次更新存儲(chǔ)單元陣列(I)的地址來進(jìn)行擦除前寫入。然后，若變成激活電平，則該存儲(chǔ)器進(jìn)行如下的控制，即針對(duì)各地址進(jìn)行驗(yàn)證，并僅對(duì)驗(yàn)證結(jié)果不良的地址再次進(jìn)行擦除前寫入(預(yù)寫)及驗(yàn)證。
[0004]另外，日本特開平11-144476號(hào)公報(bào)(專利文獻(xiàn)2)中記載的半導(dǎo)體非易失性存儲(chǔ)器，在擦除動(dòng)作模式下至少?gòu)拇鎯?chǔ)陣列中讀取作為擦除單位的多個(gè)存儲(chǔ)單元，針對(duì)在浮置柵極(floating gate)中沒有積累電荷的存儲(chǔ)單元進(jìn)行預(yù)寫動(dòng)作，該預(yù)寫動(dòng)作是指，通過反復(fù)執(zhí)行單位量的寫入動(dòng)作及寫入判定動(dòng)作來設(shè)定成規(guī)定量的寫入狀態(tài)的動(dòng)作。然后，該存儲(chǔ)器針對(duì)作為擦除單位的多個(gè)存儲(chǔ)單元，在擦除基準(zhǔn)電壓下統(tǒng)一進(jìn)行擦除動(dòng)作，該擦除動(dòng)作是指，通過反復(fù)執(zhí)行單位量的擦除動(dòng)作及擦除判定動(dòng)作來設(shè)定成規(guī)定量的擦除狀態(tài)的動(dòng)作。該存儲(chǔ)器在寫入動(dòng)作模式下針對(duì)所選的存儲(chǔ)單元進(jìn)行寫入動(dòng)作，該寫入動(dòng)作是指，通過反復(fù)執(zhí)行單位量的寫入動(dòng)作及寫入判定動(dòng)作來設(shè)定成規(guī)定量的寫入狀態(tài)的動(dòng)作。
[0005]現(xiàn)有技術(shù)文獻(xiàn)
[0006]專利文獻(xiàn)
[0007]專利文獻(xiàn)I:日本特開平10-64288號(hào)公報(bào)
[0008]專利文獻(xiàn)2:日本特開平11-144476號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0009]在由保存互補(bǔ)數(shù)據(jù)的兩個(gè)單元構(gòu)成的雙單元中，通過擦除雙單元數(shù)據(jù)，使兩個(gè)單元的閾值電壓均處于很小的狀態(tài)。這時(shí)，可想到處于雙單元數(shù)據(jù)擦除前的寫入狀態(tài)下的兩個(gè)單元的閾值電壓之差在進(jìn)行雙單元數(shù)據(jù)擦除之后也可能會(huì)殘留。因此，無論是否擦除了雙單元數(shù)據(jù)，都有可能讀取出雙單元數(shù)據(jù)擦除前的寫入狀態(tài)而造成安全上的問題。
[0010]然而，在專利文獻(xiàn)I記載的方式中是將預(yù)寫時(shí)序高速化的技術(shù)，而無法解決在雙單元中讀取出雙單元數(shù)據(jù)擦除前的寫入數(shù)據(jù)這種安全上的問題。
[0011]另外，在專利文獻(xiàn)2記載的方式中，是為了防止對(duì)浮置柵極中沒有積累電荷的存儲(chǔ)單元進(jìn)行過度擦除而在擦除前進(jìn)行寫入動(dòng)作的技術(shù)，并不解決雙單元中的安全上的問題。
[0012]其他課題和新特征可以從本說明書的記述及附圖中變得明確。
[0013]根據(jù)本發(fā)明的一個(gè)實(shí)施方式，控制電路在接收到雙單元數(shù)據(jù)的擦除要求之后對(duì)第一階段處理的執(zhí)行進(jìn)行控制，在第一階段處理中，使第一存儲(chǔ)元件和第二存儲(chǔ)元件雙方或一方的閾值電壓增加，直到第一存儲(chǔ)元件的閾值電壓和第二存儲(chǔ)元件的閾值電壓成為規(guī)定的寫入驗(yàn)證電平?？刂齐娐吩诘谝浑A段處理執(zhí)行完之后對(duì)第二階段處理的執(zhí)行進(jìn)行控制，在第二階段處理中，使第一存儲(chǔ)元件的閾值電壓和第二存儲(chǔ)元件的閾值電壓均減少，直到第一存儲(chǔ)元件的閾值電壓和第二存儲(chǔ)元件的閾值電壓成為規(guī)定的擦除驗(yàn)證電平。
[0014]發(fā)明效果
[0015]根據(jù)本發(fā)明的一個(gè)實(shí)施方式，能夠避免讀取出雙單元數(shù)據(jù)擦除前的寫入狀態(tài)。
【附圖說明】
[0016]圖1是表示第一實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的圖。
[0017]圖2是表示從第一實(shí)施方式的半導(dǎo)體器件中的存儲(chǔ)陣列進(jìn)行雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0018]圖3是表示第三實(shí)施方式的微型計(jì)算機(jī)的結(jié)構(gòu)的圖。
[0019]圖4是表示閃存模塊的結(jié)構(gòu)的圖。
[°02°]圖5的(a)是表示對(duì)分柵(spI it gate)型閃存元件施加的偏壓的例子的圖。圖5的(b)是表示對(duì)使用熱載流子寫入方式的疊柵(stacked gate)型閃存元件施加的偏壓的例子的圖。圖5的(c)是表示對(duì)使用FN穿隧(tunnel)寫入方式的疊柵型閃存元件施加的偏壓的例子的圖。
[0021]圖6的(a)是表示雙單元數(shù)據(jù)存儲(chǔ)有“O”的狀態(tài)的圖。圖6的(b)是表示雙單元數(shù)據(jù)存儲(chǔ)有“I”的狀態(tài)的圖；圖6的(C)是表示雙單元數(shù)據(jù)的初始化狀態(tài)的圖。
[0022]圖7的(a)是表示在擦除雙單元數(shù)據(jù)“O”時(shí)的時(shí)序的圖。圖7的(b)是表示在擦除雙單元數(shù)據(jù)“I”時(shí)的時(shí)序的圖。
[0023]圖8是表示第二實(shí)施方式的雙單元數(shù)據(jù)的讀取系統(tǒng)、寫入系統(tǒng)、擦除系統(tǒng)的具體電路結(jié)構(gòu)的圖。
[0024I圖9是表示擦除驗(yàn)證電路的結(jié)構(gòu)的圖。
[0025 ]圖1O是表示第二實(shí)施方式的正(pos i t i ve)側(cè)的寫入鎖存電路的結(jié)構(gòu)的圖。
[0026]圖11是表示第二實(shí)施方式的負(fù)(negati ve)側(cè)的寫入鎖存電路的結(jié)構(gòu)的圖。
[0027]圖12是表示第二實(shí)施方式的雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0028]圖13是表示雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0029]圖14是表示第二實(shí)施方式中的、基于雙單元數(shù)據(jù)的擦除的正單元MCl與負(fù)單元MC2的閾值電壓Vth的變化的例子的圖。
[0030]圖15是表示第三實(shí)施方式的雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0031]圖16是表示第三實(shí)施方式中的、基于雙單元數(shù)據(jù)的擦除的正單元MCl與負(fù)單元MC2的閾值電壓Vth的變化的例子的圖。
[0032]圖17是表示第三實(shí)施方式的變形例的雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0033]圖18是表示第四實(shí)施方式的雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0034]圖19是表示第四實(shí)施方式中的、基于雙單元數(shù)據(jù)的擦除的正單元MCl與負(fù)單元MC2的閾值電壓Vth的變化的例子的圖。
[0035]圖20是表示第五實(shí)施方式的雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0036]圖21是表示第五實(shí)施方式中的、基于雙單元數(shù)據(jù)的擦除的正單元MCl與負(fù)單元MC2的閾值電壓Vth的變化的例子的圖。
【具體實(shí)施方式】
[0037]以下，使用附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。
[0038][第一實(shí)施方式]
[0039]圖1是表示第一實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的圖。
[0040]該半導(dǎo)體器件100具備存儲(chǔ)陣列101和控制電路105。
[0041 ] 存儲(chǔ)陣列101包括多個(gè)雙單元104。雙單元104因閾值電壓Vth的不同而保存二進(jìn)制數(shù)據(jù)(雙單元數(shù)據(jù))，且由各自能夠電改寫的第一存儲(chǔ)元件102和第二存儲(chǔ)元件103構(gòu)成。
[0042]控制電路105在接收到雙單元數(shù)據(jù)的擦除要求之后控制第一階段處理的執(zhí)行，以使第一存儲(chǔ)元件102和第二存儲(chǔ)元件103雙方或一方的閾值電壓Vth增加，直到第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth變成規(guī)定的寫入驗(yàn)證電平。
[0043]控制電路105在第一階段處理執(zhí)行完之后控制第二階段處理的執(zhí)行，以使第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth均減少，直到第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth變成規(guī)定的擦除驗(yàn)證電平。
[0044]圖2是表示從第一實(shí)施方式的半導(dǎo)體器件中的存儲(chǔ)陣列101進(jìn)行雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0045 ]首先，控制電路105接收擦除要求信號(hào)ERQ (步驟S1I)。
[0046]其次，控制電路105控制第一階段處理的執(zhí)行，以使第一存儲(chǔ)元件102和第二存儲(chǔ)元件103雙方或一方的閾值電壓增加，直到第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth變成規(guī)定的寫入驗(yàn)證電平(步驟S102)。
[0047]接著，控制電路105在第一階段處理執(zhí)行完之后控制第二階段處理的執(zhí)行，以使第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth均減少，直到第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth變成規(guī)定的擦除驗(yàn)證電平。
[0048]如上所述，根據(jù)本實(shí)施方式，通過第一階段處理將第一存儲(chǔ)元件102和第二存儲(chǔ)元件103的閾值電壓Vth之差縮小，因此，能夠使第二階段處理后的第一存儲(chǔ)元件102的閾值電壓Vth和第二存儲(chǔ)元件103的閾值電壓Vth的大小關(guān)系與雙單元數(shù)據(jù)擦除前的第一存儲(chǔ)元件102的閾值電壓Vth和第二存儲(chǔ)元件103的閾值電壓Vth的大小關(guān)系不相關(guān)。由此，能夠解決讀取出雙單元數(shù)據(jù)擦除前的寫入狀態(tài)這個(gè)安全上的問題。
[0049][第二實(shí)施方式]
[0050]本實(shí)施方式的半導(dǎo)體器件是微型計(jì)算機(jī)。
[0051](微型計(jì)算機(jī))
[0052]圖3是表示第二實(shí)施方式的微型計(jì)算機(jī)I的結(jié)構(gòu)的圖。
[0053]圖3所示的微型計(jì)算機(jī)(MCT)I通過例如互補(bǔ)型MOS集成電路制造技術(shù)等而形成在諸如單晶硅之類的一個(gè)半導(dǎo)體芯片上。
[0054]微型計(jì)算機(jī)I雖沒有特別限制，但具有高速總線HBUS和外設(shè)總線PBUS。高速總線HBUS和外設(shè)總線PBUS雖沒有特別限制，但分別具有數(shù)據(jù)總線、地址總線以及控制總線。通過設(shè)置兩條總線，與在共用總線上共同連接所有電路的情況相比，能夠減輕總線的負(fù)載，并保證高速的訪問動(dòng)作。
[0055]在高速總線HBUS上連接有:中央處理裝置(CPU)2，其具備命令控制部和執(zhí)行部且執(zhí)行命令;直接內(nèi)存存取控制器(DMAC)3;以及總線接口電路(BIF)4，其進(jìn)行高速總線HBUS與外設(shè)總線PBUS的總線接口控制或總線橋接控制。
[0056]在高速總線HBUS上還連接有:隨機(jī)存取存儲(chǔ)器(RAM)5，其用于中央處理裝置2的工作區(qū)域等；以及閃存模塊(FMDL)6，其作為保存數(shù)據(jù)和程序的非易失性存儲(chǔ)器模塊。
[0057]在外設(shè)總線I3BUS上連接有:閃存定序器(FSQC)7，其對(duì)閃存模塊(FMDL)6進(jìn)行命令訪問控制；外部輸入輸出端口( PRT) 8、9;計(jì)時(shí)器(TMR) 1;以及時(shí)鐘脈沖發(fā)生器(CPG) 11，其生成用于控制微型計(jì)算機(jī)I的內(nèi)部時(shí)鐘CLK。
[0058]微型計(jì)算機(jī)I還具備在XTAL/EXTAL上連接振蕩器或供給外部時(shí)鐘的時(shí)鐘端子、指示待機(jī)狀態(tài)的外部硬件待機(jī)端子STB、指示復(fù)位的外部復(fù)位端子RES、外部電源端子VccjP外部接地端子Vss。
[0059]在此，作為邏輯電路的閃存定序器7和陣列結(jié)構(gòu)的閃存模塊6是另外使用CAD工具設(shè)計(jì)的，因此為了方便作為各自獨(dú)立的電路模塊來示出，但兩者共同構(gòu)成一個(gè)閃存。閃存模塊6經(jīng)由只讀的高速訪問端口(HACSP)與高速總線HBUS連接。CPU2或DMAC3能夠從高速總線HBUS經(jīng)由高速訪問端口對(duì)閃存模塊6進(jìn)行讀訪問。CPU2或DMAC3在對(duì)閃存模塊6進(jìn)行寫入及初始化的訪問時(shí)，經(jīng)由總線接口 4通過外設(shè)總線PBUS向閃存定序器7發(fā)行命令。由此，閃存定序器7從外設(shè)總線PBUS通過低速訪問端口( LACSP)對(duì)閃存模塊的初始化和寫入動(dòng)作進(jìn)行控制。
[0060](閃存模塊)
[0061 ]圖4是表示閃存模塊6的結(jié)構(gòu)的圖。
[0062]閃存模塊6使用兩個(gè)非易失性存儲(chǔ)單元進(jìn)行I比特的信息的存儲(chǔ)。即，存儲(chǔ)陣列(MARY)19具備多個(gè)作為I比特的雙單元的各自可改寫的兩個(gè)非易失性存儲(chǔ)單元MC1、MC2。在圖4中，作為代表僅圖示了一對(duì)。在本說明書中，將存儲(chǔ)單元MCl稱為正單元，將存儲(chǔ)單元MC2稱為負(fù)單元。當(dāng)然，閃存模塊6有時(shí)還包括使用一個(gè)非易失性存儲(chǔ)單元進(jìn)行I比特的信息