值電壓增加所需的壓力。
[0221]圖19的(b)是雙單元數(shù)據(jù)為“O”的情況的例子。
[0222]可知通過第一階段前半部分的雙單元數(shù)據(jù)的讀取，使得雙單元數(shù)據(jù)為“O”，正單元MCl與負單元MC2相比閾值電壓Vth較小。通過第一階段后半部分的向有驗證的選擇單元的寫入，使得正單元MCl的閾值電壓Vth增加。其結(jié)果是，正單元MCl的閾值電壓Vth與負單元MC2的閾值電壓Vth之差縮小。因此，在擦除處理后的空白擦除狀態(tài)下，正單元MCl與負單元MC2的閾值電壓Vth之差變得非常小，所讀取的數(shù)據(jù)變成“O”或“I”隨機變動的值。其結(jié)果是，能夠防止讀取出雙單元數(shù)據(jù)擦除前雙單元保存的數(shù)據(jù)“O”。另外，在第一階段中，由于不使負單元MC2的閾值電壓Vth增加，所以能夠降低為了使閾值電壓增加所施加的壓力。
[0223][第五實施方式]
[0224]圖20是表示第五實施方式的雙單元數(shù)據(jù)的擦除處理的步驟的流程圖。
[0225]首先，閃存定序器7設(shè)定擦除對象區(qū)域(步驟S401)。
[0226]接著，閃存定序器7對步驟S402?S405的無驗證雙單元的寫入進行控制。步驟S402?S405的處理與圖15的步驟S202?S205的處理相同，因此不再重復(fù)說明。
[0227]然后，閃存定序器7讀取擦除對象區(qū)域的雙單元數(shù)據(jù)(步驟S406)。步驟S406的處理與圖18的步驟S302的處理相同，因此不再重復(fù)說明。
[0228]接著，閃存定序器7對步驟S407?S411的有驗證的選擇單元的寫入進行控制。步驟S407?S411的處理與圖18的步驟S303?S307的處理相同，因此不再重復(fù)說明。
[0229]接著，閃存定序器7控制擦除處理(步驟S107)。
[0230]圖21是表示第五實施方式中的、基于雙單元數(shù)據(jù)的擦除的正單元MCl與負單元MC2的閾值電壓Vth的變化的例子的圖。
[0231]圖21的(a)是雙單元數(shù)據(jù)為“I”的情況的例子。
[0232]通過第一階段的第一個步驟的向無驗證雙單元的寫入，使得正單元MCl和負單元MC2的閾值電壓Vth增加?？芍ㄟ^第一階段的第二個步驟的雙單元數(shù)據(jù)的讀取，使得雙單元數(shù)據(jù)為“I”，負單元MC2與正單元MCl相比閾值電壓Vth較小。通過第一階段的第三個步驟的向有驗證的選擇單元的寫入，使得負單元MC2的閾值電壓Vth進一步增加。其結(jié)果是，使得正單元MCl的閾值電壓Vth與負單元MC2的閾值電壓Vth之差縮小。因此，在擦除處理后的空白擦除狀態(tài)下，正單元MCl與負單元MC2的閾值電壓Vth之差變得非常小，所讀取的數(shù)據(jù)變成“O”或“I”隨機變動的值。其結(jié)果是，能夠防止讀取出雙單元數(shù)據(jù)擦除前雙單元保存的數(shù)據(jù)“I”。另外，在第一階段中，由于不使正單元MCl的閾值電壓Vth增加，所以能夠降低為了使閾值電壓增加所施加的壓力。
[0233]圖21的(b)是雙單元數(shù)據(jù)為“O”的情況的例子。
[0234]通過第一階段的第一個步驟的向無驗證雙單元的寫入，使得正單元MCl和負單元MC2的閾值電壓Vth增加?？芍ㄟ^第一階段的第二個步驟的雙單元數(shù)據(jù)的讀取，使得雙單元數(shù)據(jù)為“O”，正單元MCl與負單元MC2相比閾值電壓Vth較小。通過第一階段的第三個步驟的向有驗證的選擇單元的寫入，使得正單元MCl的閾值電壓Vth進一步增加。其結(jié)果是，使得正單元MCl的閾值電壓Vth與負單元MC2的閾值電壓Vth之差縮小。因此，在擦除處理后的空白擦除狀態(tài)下，正單元MCl與負單元MC2的閾值電壓Vth之差變得非常小，所讀取的數(shù)據(jù)變成“O”或“I”隨機變動的值。其結(jié)果是，能夠防止讀取出雙單元數(shù)據(jù)擦除前雙單元保存的數(shù)據(jù)“O”。另外，在第一階段中，由于不使負單元MC2的閾值電壓Vth增加，所以能夠降低為了使閾值電壓增加所施加的壓力。
[0235]本發(fā)明并不限定于上述實施方式，還包括例如以下變形例。
[0236](I)切換控制
[0237]在本發(fā)明的實施方式中，當(dāng)接收到雙單元數(shù)據(jù)的擦除要求之后對第一階段處理的執(zhí)行進行控制，以使第一存儲元件102和第二存儲元件103雙方或一方的閾值電壓增加，直到第一存儲元件102和第二存儲元件103的閾值電壓變成規(guī)定的寫入驗證電平。但本發(fā)明并不限定于上述第一階段的處理。
[0238]例如，作為第一階段的處理，半導(dǎo)體器件還能具備上述第一階段的功能、和利用圖7說明的預(yù)寫(無驗證雙單元弱的寫入)功能兩者，對于執(zhí)行哪個功能能夠進行切換。
[0239]以上，基于實施方式對由本發(fā)明人提出的發(fā)明進行了具體說明，但本發(fā)明并不限定于實施方式，在不脫離其要旨的范圍內(nèi)能夠進行各種變更。
[0240]附圖標(biāo)記說明
[0241]I微型計算機(MCU)，2中央處理裝置(CPU)，3直接內(nèi)存存取控制器(DMAC)，4總線接口電路(BIF)，5隨機存取存儲器(RAM)，6閃存模塊(FMDL)，7閃存定序器(FSQC)，8、9外部輸入輸出端口(PRT)，10計時器(TMR)，11時鐘脈沖發(fā)生器(CPG)，19、100存儲陣列(MARY)，20副位線選擇器，22讀取列選擇器，24第一行解碼器(RDECl)，25第二行解碼器(RDEC2)，28改寫列選擇器，29輸入輸出電路(1BUF)，30列解碼器(CDEC)，31電源電路(VPG )，32定時發(fā)生器(TMG)，40讀取系統(tǒng)放電電路，41寫入系統(tǒng)放電電路，281、291設(shè)置部，82、92數(shù)據(jù)輸入部，83、93數(shù)據(jù)保存部，84、94設(shè)定部，90擦除驗證電路，100半導(dǎo)體器件，101存儲陣列，102第一存儲元件，103第二存儲元件，104雙單元，105控制電路，54P1、54Ni寫入鎖存電路，Pl?P6 P溝道MOS晶體管，N2?N8、N21、N25N溝道MOS晶體管，IVl?IVlO反相器，SW1、SW2開關(guān)，VSA_P、VSA_N、ESA_P0?ESA_PM、ESA_N0?ESA_NM驗證讀出放大器，PVSL、NVSL驗證信號線，PSL、NSL信號線，HACSP高速訪問端口，LACSP低速訪問端口，MC1、MC2非易失性存儲單元，WMBL寫入用的主位線，WMBL_0P?WMBL_3P正單元側(cè)的主位線，WMBL_0N?WMBL_3N負單元側(cè)的主位線，SBL副位線，SBL_0P?SBL_7P正單元側(cè)的副位線，SBL_0N?SBL_7N負單元側(cè)的副位線，WL字線，MGL存儲柵極選擇線，HBUS高速總線，服^_0高速數(shù)據(jù)總線，I3BUS外設(shè)總線，PBUS_D外設(shè)數(shù)據(jù)總線，LGO?LGM、LGA與門。
【主權(quán)項】
1.一種半導(dǎo)體器件，其特征在于， 具備: 包含多個雙單元的存儲陣列，所述雙單元因閾值電壓的不同而保存二進制數(shù)據(jù)，且由各自能夠電改寫的第一存儲元件和第二存儲元件構(gòu)成；以及 控制部，其在接收到所述雙單元數(shù)據(jù)的擦除要求之后，對第一階段處理的執(zhí)行進行控制，在所述第一階段處理中，使所述第一存儲元件和所述第二存儲元件雙方或一方的閾值電壓增加，直到所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓成為規(guī)定的寫入驗證電平， 所述控制部在執(zhí)行所述第一階段處理之后，對第二階段處理的執(zhí)行進行控制，在所述第二階段處理中，使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均減少，直到所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓成為規(guī)定的擦除驗證電平。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體器件具備驗證用讀出放大器， 所述控制部在所述第一階段處理中使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均增加，并且使所述驗證用讀出放大器對所述第一存儲元件的閾值電壓與所述寫入驗證電平進行比較、且對所述第二存儲元件的閾值電壓與所述寫入驗證電平進行比較。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體器件具備驗證用讀出放大器， 所述控制部在所述第一階段處理中，以將使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均增加的處理執(zhí)行規(guī)定次數(shù)的方式進行控制，之后，使所述第一存儲元件和所述第二存儲元件中預(yù)先決定的一方存儲元件的閾值電壓增加，并且使所述驗證用讀出放大器對所述一方存儲元件的閾值電壓與所述寫入驗證電平進行比較。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體器件具備驗證用讀出放大器， 所述控制部在所述第一階段處理中，以執(zhí)行讀取所述雙單元數(shù)據(jù)的處理的方式進行控制，之后，使所述第一存儲元件和所述第二存儲元件中根據(jù)被讀取出的所述雙單元數(shù)據(jù)而選擇的存儲元件的閾值電壓增加，并且使所述驗證用讀出放大器對被選擇的所述存儲元件的閾值電壓與所述寫入驗證電平進行比較。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體器件具備驗證用讀出放大器， 所述控制部在所述第一階段處理中，以將使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均增加的處理執(zhí)行規(guī)定次數(shù)的方式進行控制，之后，以執(zhí)行讀取所述雙單元數(shù)據(jù)的處理的方式進行控制，之后，使所述第一存儲元件和所述第二存儲元件中根據(jù)被讀取出的所述雙單元數(shù)據(jù)而選擇的存儲元件的閾值電壓增加，并且使所述驗證用讀出放大器對被選擇的所述存儲元件的閾值電壓與所述寫入驗證電平進行比較。6.根據(jù)權(quán)利要求3或5所述的半導(dǎo)體器件，其特征在于， 所述控制部在被執(zhí)行了所述規(guī)定次數(shù)的、使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均增加的處理中，以使閾值電壓小的存儲元件的閾值電壓的增加量成為比在通常寫入時更小的方式，來控制對所述第一存儲元件和所述第二存儲元件施加的電壓，O7.一種半導(dǎo)體器件，其特征在于， 具備: 包含多個雙單元的存儲陣列，所述雙單元因閾值電壓的不同而保存二進制數(shù)據(jù)，且由各自能夠電改寫的第一存儲元件和第二存儲元件構(gòu)成；以及 控制部，其在接收到所述雙單元數(shù)據(jù)的擦除要求之后，對第一階段處理和之后的第二階段處理的執(zhí)行進行控制， 所述控制部在所述第一階段處理中，以將使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均增加的處理執(zhí)行規(guī)定次數(shù)的方式進行控制，之后，以將使所述第一存儲元件和所述第二存儲元件中預(yù)先決定的一方存儲元件的閾值電壓增加的處理執(zhí)行規(guī)定次數(shù)的方式進行控制， 在所述第二階段處理中，對第二階段處理的執(zhí)行進行控制，使所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓均減少，直到所述第一存儲元件的閾值電壓和所述第二存儲元件的閾值電壓成為規(guī)定的擦除驗證電平。
【專利摘要】控制電路(105)在接收到雙單元數(shù)據(jù)的擦除要求之后對第一階段處理的執(zhí)行進行控制，在第一階段處理中，使第一存儲元件(102)和第二存儲元件(103)雙方或一方的閾值電壓增加，直到第一存儲元件(102)和第二存儲元件(103)的閾值電壓成為規(guī)定的寫入驗證電平?？刂齐娐?105)在第一階段處理執(zhí)行完之后對第二階段處理的執(zhí)行進行控制，在第二階段處理中，使第一存儲元件(102)和第二存儲元件(103)的閾值電壓均減少，直到第一存儲元件(102)和第二存儲元件(103)的閾值電壓成為規(guī)定的擦除驗證電平。
【IPC分類】G11C16/04, G11C16/02, G11C16/06
【公開號】CN105518791
【申請?zhí)枴緾N201380078865
【發(fā)明人】西山崇之
【申請人】瑞薩電子株式會社
【公開日】2016年4月20日
【申請日】2013年8月15日
【公告號】EP3035337A1, US20160180957, WO2015022743A1