示，本發(fā)明如圖8所示的移位寄存器單元的具體實施例在工作時，在每一顯示周期，
[0200]在輸入階段Tl，STV_N-1輸出高電平，CK為低電平，Ml導(dǎo)通，PU的電位升高，M^PMll導(dǎo)通，以使得0UT_r#PSTV_N都輸出低電平，M7和M8導(dǎo)通，I3D的電位被拉低；
[0201]在輸出階段T2，STV_N-1輸出低電平，CK為高電平，Ml關(guān)閉，由于Cl和C2的自舉作用，PU的電位繼續(xù)上升，M9和Mll繼續(xù)處于導(dǎo)通狀態(tài)，0UT_r#PSTV__P輸出高電平;M7和M8導(dǎo)通，H)的電位持續(xù)被拉低；
[0202]在下拉階段T3，CK為低電平，0UT_r#PSTV_N都輸出低電平，由于此時Cl和C2的自舉功能消失，因此PU點的電位雖然維持為高電平，但是降低到初始拉高狀態(tài)；
[0203]在下拉保持階段T4:
[0204]在T4的最開始的一個時間單元，CK為低電平，CKB為高電平，M3、M4和M5都導(dǎo)通，以拉高ro的電位，I3U的電位被拉低，Ml O和Ml 2都導(dǎo)通，0UT_r#PSTV_N都輸出低電平；
[0205]再經(jīng)過三個時間單元，CKB再次為高電平，再一次將PD的電位拉高，使得MlO和M12處于導(dǎo)通狀態(tài)，PU的電位處于拉低狀態(tài)，并0UT_r#PSTV_N都輸出低電平，有效避免了非工作狀態(tài)噪聲的引入。
[0206]并由以上本發(fā)明圖8所示的移位寄存器單元的具體實施例的工作過程可知，第一上拉節(jié)點控制單元11、第二上拉節(jié)點控制單元12、第一下拉節(jié)點控制單元13和第二下拉節(jié)點控制單元14均工作在交流電壓驅(qū)動下，抑制了多晶硅薄膜晶體管的漏電流，避免了薄膜晶體管在長時間或高溫信賴性工作條件下閾值電壓發(fā)生較大漂移而導(dǎo)致無法保持低電平和高電平的問題;并且本發(fā)明所述的移位寄存器單元的該具體實施例采用進位信號與柵極驅(qū)動信號分立輸出的方式，提高了非晶硅薄膜晶體管的響應(yīng)速度。
[0207]在實際操作時，本發(fā)明實施例所述的移位寄存器單元也可以不采用第一存儲電容Cl和第二存儲電容C2，而依靠M9的耦合電容Cgs和Mll的耦合電容的自舉作用將PU的電位拉尚O
[0208]本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法包括:
[0209]在輸入階段，第二下拉節(jié)點控制單元在上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平，第一上拉節(jié)點控制單元控制所述上拉節(jié)點的電位為第二電平；
[0210]在輸出階段，第一上拉節(jié)點控制單元控制所述上拉節(jié)點的電位維持為第二電平，第二下拉節(jié)點控制單元在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平；
[0211]在下拉階段，所述上拉節(jié)點的電位維持為第二電平，第二下拉節(jié)點控制單元在所述上拉節(jié)點的控制下控制所述下拉節(jié)點的電位為第一電平；
[0212]在下拉保持階段，第二上拉節(jié)點控制單元在第一時鐘信號的控制下控制上拉節(jié)點的電位為第一電平，第一下拉節(jié)點控制單元在所述第一時鐘信號的控制下控制所述下拉節(jié)點的電位為第二電平。
[0213]本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法通過控制第一上拉節(jié)點控制單元、第二上拉節(jié)點控制單元、第一下拉節(jié)點控制單元和第二下拉節(jié)點控制單元均工作在交流電壓驅(qū)動下，抑制了多晶硅薄膜晶體管的漏電流，避免了薄膜晶體管在長時間或高溫工作條件下閾值電壓發(fā)生較大漂移的問題。
[0214]具體的，在輸入階段，所述第一上拉節(jié)點控制單元控制所述上拉節(jié)點的電位為第二電平步驟包括:
[0215]當正向掃描時，所述第一上拉節(jié)點控制單元在第一進位信號的控制下控制所述上拉節(jié)點的電位為第二電平，所述第一進位信號為相鄰上一級移位寄存器單元輸出的進位信號；
[0216]當反向掃描時，所述第一上拉節(jié)點控制單元在第二進位信號的控制下控制所述上拉節(jié)點的電位為第二電平，所述第二進位信號為相鄰下一級移位寄存器單元輸出的進位信號。
[0217]具體的，本發(fā)明實施例所述的移位寄存器單元的驅(qū)動方法還包括:在所述上拉節(jié)點和所述下拉節(jié)點的控制下，柵極驅(qū)動信號輸出單元控制柵極驅(qū)動信號輸出端輸出柵極驅(qū)動信號，進位信號輸出單元控制所述進位信號輸出端輸出進位信號；
[0218]本發(fā)明實施例所述的移位寄存器單元采用進位信號與柵極驅(qū)動信號分立輸出的方式，提高了非晶硅薄膜晶體管的響應(yīng)速度。
[0219]更具體的，所述在所述上拉節(jié)點和所述下拉節(jié)點的控制下，柵極驅(qū)動信號輸出單元控制柵極驅(qū)動信號輸出端輸出柵極驅(qū)動信號，進位信號輸出單元控制所述進位信號輸出端輸出進位信號步驟包括:
[0220]在輸入階段、輸出階段和下拉階段，所述柵極驅(qū)動信號輸出單元在所述上拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端輸出第二時鐘信號;所述進位信號輸出單元在所述上拉節(jié)點的控制下控制進位信號輸出端輸出所述第二時鐘信號；
[0221]在下拉保持階段，所述柵極驅(qū)動信號輸出單元在所述下拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端輸出低電平，所述進位信號輸出單元在所述下拉節(jié)點的控制下控制所述進位信號輸出端輸出低電平；
[0222]在所述輸入階段和所述下拉階段，所述第二時鐘信號為低電平;在所述輸出階段，所述第二時鐘信號為高電平。
[0223]具體的，所述第一時鐘信號的占空比和所述第二時鐘信號的占空比都為0.25;
[0224]所述輸入階段持續(xù)的時間、所述輸出階段持續(xù)的時間和所述下拉階段持續(xù)的時間都為一個時間單元；
[0225]所述第一時鐘信號比所述第二時鐘信號延遲兩個時間單元。
[0226]本發(fā)明實施例所述的柵極驅(qū)動電路包括多級上述的移位寄存器單元；
[0227]奇數(shù)行移位寄存器單元設(shè)置于顯示面板左側(cè)，偶數(shù)行移位寄存器單元設(shè)置于顯示面板右側(cè);或者，
[0228]偶數(shù)行移位寄存器單元設(shè)置于顯示面板左側(cè)，奇數(shù)行移位寄存器單元設(shè)置于顯示面板右側(cè)。
[0229]本發(fā)明實施例所述的柵極驅(qū)動電路在顯示面板的左側(cè)和右側(cè)交錯設(shè)置移位寄存器單元，以進一步減小顯示面板的邊框尺寸，更利于高分辨率顯示產(chǎn)品的涉及。
[0230]本發(fā)明實施例所述的柵極驅(qū)動電路包括多級上述的移位寄存器單元；
[0231]第8n_7級移位寄存器單元的第二時鐘信號輸入端接入第一左側(cè)時鐘信號CKlL或第一右側(cè)時鐘信號CKlR;
[0232]第8n_5級移位寄存器單元的第二時鐘信號輸入端接入第二左側(cè)時鐘信號CK2L或第二右側(cè)時鐘信號CK2R;
[0233]第8n_7級移位寄存器單元的第一時鐘信號輸入端接入第三左側(cè)時鐘信號CK3L或第三右側(cè)時鐘信號CK3R;
[0234]第8n_5級移位寄存器單元的第一時鐘信號輸入端接入第四左側(cè)時鐘信號CK4L或第四右側(cè)時鐘信號CK4R;
[0235]第8n_6級移位寄存器單元的第二時鐘信號輸入端接入第一右側(cè)時鐘信號CKlR或第一左側(cè)時鐘信號CKlL;
[0236]第8n_4級移位寄存器單元的第二時鐘信號輸入端接入第二右側(cè)時鐘信號CK2R或第二左側(cè)時鐘信號CK2L;
[0237]第8n_6級移位寄存器單元的第一時鐘信號輸入端接入第三右側(cè)時鐘信號CK3R或第三左側(cè)時鐘信號CK3L;
[0238]第8n_4級移位寄存器單元的第一時鐘信號輸入端接入第四右側(cè)時鐘信號CK4R或第四左側(cè)時鐘信號CK4L;
[0239]8n_3級移位寄存器單元的第二時鐘信號輸入端接入第三左側(cè)時鐘信號CK3L或第三右側(cè)時鐘信號CK3R;
[0240]第8n_l級移位寄存器單元的第二時鐘信號輸入端接入第四左側(cè)時鐘信號CK4L或第四右側(cè)時鐘信號CK4R;
[0241]第8n_3級移位寄存器單元的第一時鐘信號輸入端接入第一左側(cè)時鐘信號CKlL或第一右側(cè)時鐘信號CKlR;
[0242]第Sn-1級移位寄存器單元的第一時鐘信號輸入端接入第二左側(cè)時鐘信號CK2L或第二右側(cè)時鐘信號CK2R;
[0243]第8n_2級移位寄存器單元的第二時鐘信號輸入端接入第三右側(cè)時鐘信號CK3R或第三左側(cè)時鐘信號CK3L;
[0244]第Sn級移位寄存器單元的第二時鐘信號輸入端接入第四右側(cè)時鐘信號CK4R或第四左側(cè)時鐘信號CK3R;
[0245]第8n_2級移位寄存器單元的第一時鐘信號輸入端接入第一右側(cè)時鐘信號CKlR或第一左側(cè)時鐘信號CKlL;
[0246]第Sn級移位寄存器單元的第一時鐘信號輸入端接入第二右側(cè)時鐘信號CK2R或第二左側(cè)時鐘信號CK2L;
[0247]η為正整數(shù)；
[0248]如圖10所示，第二左側(cè)時鐘信號CK2L比第一左側(cè)時鐘信號CKlL延遲一個時間單元，第三左側(cè)時鐘信號CK3L比第二左側(cè)時鐘信號CK2L延遲一個時間單元，第四左側(cè)時鐘信號CK4L比第三左側(cè)時鐘信號CK3L延遲一個時間單元；
[0249]第二右側(cè)時鐘信號CK2R比第一右側(cè)時鐘信號CKlR延遲一個時間單元，第三右側(cè)時鐘信號CK3R比第二右側(cè)時鐘信號CK2R延遲一個時間單元，第四右側(cè)時鐘信號CK4R比第三右側(cè)時鐘信號CK3R延遲一個時間單元；
[0250]第一右側(cè)時鐘信號CKlR比第一左側(cè)時鐘信號CKlL延遲0.5個時間單元；
[0251]所有的時鐘信號的占空比都為0.25，所有的時鐘信號持續(xù)為高電平的時間為一個時間單元；
[0252]除了左側(cè)第一行移位寄存器單元之外，左側(cè)每一行移位寄存器單元的第一進位信號輸入端都與左側(cè)相鄰上一行移位寄存器單元的進位信號輸出端連接；
[0253]除了右側(cè)第一行移位寄存器單元之外，右側(cè)每一行移位寄存器單元的第一進位信號輸入端都與右側(cè)相鄰上一行移位寄存器單元的進位信號輸出端連接；
[0254]除了左側(cè)最后一行移位寄存器單元之外，左側(cè)每一行移位寄存器單元的第二進位信號輸入端都與左側(cè)相鄰下一行移位寄存器單元的進位信號輸出端連接；
[0255]除了右側(cè)最后一行移位寄存器單元之外，右側(cè)每一行移位寄存器單元的第二進位信號輸入端都與右側(cè)相鄰下一行移位寄存器單元的進位信號輸出端連接。
[0256]本發(fā)明實施例所述的柵極驅(qū)動電路采用了8相位的時鐘驅(qū)動方式(即采用了 8個時鐘信號)，從而控制上一級移位寄存器單元還在輸出高電平的柵極驅(qū)動信號時下一級移位寄存器單元就可以進行預(yù)充電，從而降低了整個柵極驅(qū)動電路的功耗。
[0257]下面通過一具體實施例來說明本發(fā)明所述的柵極驅(qū)動電路。
[0258]如圖11所示，本發(fā)明所述的柵極驅(qū)動電路的一具體實施例包括第一級移位寄存器單元Xl、第二級移位寄存器單元X2、第三級移位寄存器單元X3、第四級移位寄存器單元X4、第五級移位寄存器單元X5、第六級移位寄存器單元X6、第七級移位寄存器單元X7、第八級移位寄存器單元X8和第九級移位寄存器單元(圖11中未示)；
[0259]Xl、X3、X5和X7設(shè)置于顯示面板的左側(cè)；
[0260]X2、X4、X6和X8設(shè)置于顯示面板的右側(cè)；
[0261]Xl的第二時鐘信號輸入端CK接入第一左側(cè)時鐘信號CK1L，X1的第一時鐘信號輸入端CKB接入第三左側(cè)時鐘信號CK3L;
[0262]X2的第二時鐘信號輸入端CK接入第一右側(cè)時