本發(fā)明適用于如內(nèi)置了SRAM(StaticRandomAccessMemory：靜態(tài)隨機存取存儲器)的半導(dǎo)體器件。

背景技術(shù)：
隨著半導(dǎo)體器件的細(xì)微化，將使半導(dǎo)體器件越來越難于滿足電源電壓的降低及電源EM(electromigration：電遷移)等基準(zhǔn)。應(yīng)對半導(dǎo)體器件細(xì)微化的方法已知的有追加電源端子及追加電源過孔的方法，但是這兩種方法都有可能降低半導(dǎo)體器件的布線性。在專利文獻1(日本特開2001-36049號公報)中，公開了與上述有關(guān)的半導(dǎo)體存儲器件的技術(shù)。所述半導(dǎo)體存儲器件具有多個MIS晶體管、主位線、副位線、第1開關(guān)元件、第1源極線、第2源極線以及字線等。其中，多個MIS晶體管分別具有浮柵及控制柵、源極以及漏極。在多個MIS晶體管的多個組的每一個上設(shè)置有副位線。第1開關(guān)元件選擇性地將副位線連接到主位線上。第1源極線共同連接于多個組中的多個MIS晶體管的源極上。第2源極線共同連接于沒被第1源極線連接的組中的多個MIS晶體管的源極上。字線將一個組中的多個MIS晶體管的控制柵的一個與其他組中的多個MIS晶體管的控制柵的一個進行連接。與多個MIS晶體管的控制柵連接的字線具有第1布線和第2布線，其中，所述多個MIS晶體管的控制柵包括與第1源極線連接的源極。其中，第1布線由第1非金屬導(dǎo)電體構(gòu)成。第2布線配置在與由金屬構(gòu)成的第1布線不同的層上且與第1布線連接。與多個MIS晶體管的控制柵連接的字線包括第1層布線，其中，所述多個MIS晶體管的控制柵包括與第2源極線連接的源極。第1源極線及副位線由第2非金屬導(dǎo)電體構(gòu)成。第2源極線由金屬構(gòu)成。專利文獻2(日本特開2008-227130號公報)中公開了一種半導(dǎo)體集成電路的相關(guān)技術(shù)。所述半導(dǎo)體集成電路中配置有多個標(biāo)準(zhǔn)單元電路。所述半導(dǎo)體集成電路具有第1單元電源配線、第2單元電源配線、第1上層電源配線及第2上層電源配線。其中，第1單元電源配線沿著一個方向延伸，并向多個標(biāo)準(zhǔn)單元供給電流。第2單元電源配線與第1單元電源配線平行配置并向多個標(biāo)準(zhǔn)單元供給電流。第1上層電源配線配置在第1及第2單元電源配線的上層，且與第1及第2單元電源配線垂直配線，并經(jīng)由過孔與第1單元電源配線連接。第2上層電源配線配置在第1及第2單元電源配線的上層，且與第1及第2單元電源配線垂直配線，并經(jīng)由過孔與第2單元電源配線連接。在與第1上層電源配線重疊的區(qū)域且包括配置有連接第1單元電源配線和第1上層電源配線的過孔的區(qū)域中，第1單元電源配線具有比不與第1及第2上層電源配線重疊的區(qū)域的寬度更大的第1寬度。專利文獻3(日本特開2009-49034號公報)中公開了一種半導(dǎo)體器件的相關(guān)技術(shù)。所述半導(dǎo)體器件具有層間絕緣膜、下側(cè)布線層、上側(cè)布線層及導(dǎo)通孔。其中，下側(cè)布線層配置在層間絕緣膜的下側(cè)。上側(cè)布線層配置在層間絕緣膜的上側(cè)。導(dǎo)通孔貫通層間絕緣膜并將屬于下側(cè)布線層的配線和屬于上側(cè)布線層的配線進行電連接。所述半導(dǎo)體器件具有如下特征：即設(shè)有多條布線及接觸區(qū)域。其中，所述多條布線在下側(cè)布線層中沿著規(guī)定的方向延伸。接觸區(qū)域至少由兩條布線部分連接而形成，并與導(dǎo)通孔接觸。位于多條布線中相互鄰接的布線之間的第一層間絕緣膜上具有空穴。而位于接觸區(qū)域中與導(dǎo)通孔的接觸部分和與接觸區(qū)域鄰接的布線之間的第二層間絕緣膜則不存在空穴。專利文獻4(日本特開2011-14637號公報)中公開了一種半導(dǎo)體器件的相關(guān)技術(shù)。所述半導(dǎo)體器件具有第1及第2布線、第3及第4布線、第5布線、第1接觸導(dǎo)體及第2接觸導(dǎo)體。其中，第1及第2布線設(shè)在第1布線層上，并沿著第1方向平行延伸。第3及第4布線設(shè)在第2布線層上，并沿著與第1方向交叉的第2方向平行延伸。第5布線設(shè)在第1布線層和第2布線層之間的第3布線層上。第1接觸導(dǎo)體將第1布線和第3布線進行連接。第2接觸導(dǎo)體將第2布線和第4布線進行連接。而且，第1及第2接觸導(dǎo)體配置在第1方向上。專利文獻1日本特開2001-36049號公報專利文獻2日本特開2008-227130號公報專利文獻3日本特開2009-49034號公報專利文獻4日本特開2011-14637號公報

技術(shù)實現(xiàn)要素：
本發(fā)明欲解決的課題是在無需降低半導(dǎo)體器件布線性的前提下如何強化電源類布線。本發(fā)明的其他課題及新特征將通過本專利申請書的說明書部分及附圖進行詳細(xì)說明。下面通過具體實施方式所使用的號碼來對解決問題的方法進行說明。這些號碼是為了說明權(quán)利要求書和具體實施方式之間的對應(yīng)關(guān)系而加上的。但是，這些號碼不可用于解釋權(quán)利要求書中所記載的發(fā)明的技術(shù)范圍。根據(jù)本發(fā)明一實施方式，在同一布線層上平行形成有3條布線(VDD2、VSS2、ARVSS2)，其中，在中央布線(ARVSS2)比外側(cè)布線(VDD2、VSS2)短時，則利用中央布線(ARVSS2)的延長線上留出的空區(qū)域(VS2)來形成與外側(cè)布線(VDD2、VSS2)一體形成的突出部(2D1、2D2、2S1、2S2)。根據(jù)上述一實施方式，在將外側(cè)布線用作電源類布線等時，通過追加突出部便可強化電源類布線。此時，由于突出部配置在空區(qū)域中，所以不會降低布線性。附圖說明圖1A所示的是一般的SRAM的整體結(jié)構(gòu)概要的平面框圖電路圖。圖1B所示的是圖1A的存儲單元陣列中的存儲單元的詳細(xì)結(jié)構(gòu)電路圖。圖1C所示的是在圖1B的存儲單元及其外圍區(qū)域中，除去半導(dǎo)體襯底和第1布線層后的平面圖。圖1D所示的是在圖1C所示的區(qū)域中，除去第1布線層和第2布線層后的平面圖。圖1E所示的是在圖1C所示的區(qū)域中，除去第2布線層和第3布線層后的平面圖。圖1F所示的是更大范圍地示出圖1E中的第2布線層及第3布線層的平面圖。圖1G所示的是根據(jù)以往技術(shù)制成的SRAM中，形成有第3布線層和第4布線層的各種配線的位置關(guān)系的平面圖。圖1H所示的是在一般的SRAM中與存儲單元陣列的局部接地線相關(guān)的布線結(jié)構(gòu)概略的框電路圖。圖1I所示的是在一般的SRAM中與存儲單元陣列的外部電源電壓線及外部接地電壓線VSS相關(guān)的布線結(jié)構(gòu)概略的框電路圖。圖1J所示的是在一般的SRAM中與雜質(zhì)區(qū)域及向雜質(zhì)區(qū)域供電的相關(guān)布線結(jié)構(gòu)概略的框電路圖。圖2A所示的是第1實施方式中配線部分2的結(jié)構(gòu)的平面圖。圖2B所示的是第1實施方式中外部電源電壓線VDD2及外部接地電壓線VSS2的結(jié)構(gòu)的平面圖。圖3A所示的是第2實施方式中配線部分3的結(jié)構(gòu)的平面圖。圖3B所示的是第2實施方式中外部電源電壓線VDD3及外部接地電壓線VSS3的結(jié)構(gòu)的平面圖。圖4A所示的是第3實施方式中配線部分4的結(jié)構(gòu)的平面圖。圖4B所示的是第3實施方式中外部電源電壓線VDD4及外部接地電壓線VSS4的結(jié)構(gòu)的平面圖。圖5A所示的是第4實施方式中配線部分5的結(jié)構(gòu)的平面圖。圖5B所示的是第4實施方式中外部電源電壓線VDD5及外部接地電壓線VSS5的結(jié)構(gòu)的平面圖。圖6A所示的是第5實施方式中配線部分6的結(jié)構(gòu)的平面圖。圖6B所示的是第5實施方式中外部電源電壓線VDD6a及VDD6b的結(jié)構(gòu)的平面圖。圖6C所示的是第5實施方式中外部接地電壓線VSS6a及VSS6b的結(jié)構(gòu)的平面圖。圖7A所示的是第6實施方式中配線部分7的結(jié)構(gòu)的平面圖。圖7B所示的是第6實施方式中外部電源電壓線VDD7a及VDD7b的結(jié)構(gòu)的平面圖。圖7C所示的是第6實施方式中外部接地電壓線VSS7a及VSS7b的結(jié)構(gòu)的平面圖。圖8A所示的是第7實施方式中配線部分8的結(jié)構(gòu)的平面圖。圖8B所示的是第7實施方式中外部電源電壓線VDD8a及VDD8b的結(jié)構(gòu)的平面圖。圖8C所示的是第7實施方式中外部接地電壓線VSS8a及VSS8b的結(jié)構(gòu)的平面圖。符號說明1a、1b、2～8配線部分2D1、2D2、2S1、2S2突出部3D、3S突出部4D、4S1、4S2突出部5D1、5D2、5S1、5S2突出部6D、6S突出部7D、7S突出部8D1、8D2、8S1、8S2突出部Add地址信號ARGSw1、ARGSw2接地線開關(guān)電路ARVC單元電源電壓線控制電路ARVDD單元電源線ARVSS局部接地線ARVSS2～ARVSS5局部接地線ARVSS6a、ARVSS6b局部接地線ARVSS7a、ARVSS7b局部接地線ARVSS8a、ARVSS8b局部接地線BL、/BL位線(位線對)BL[n]、/BL[n]位線(位線對)CAdd列地址CD列解碼器電路CEN芯片啟動信號Cnt控制電路CSS列開關(guān)選擇電路(位線預(yù)充電電路)D間隔Din輸入數(shù)據(jù)信號Dout輸出數(shù)據(jù)信號G01～G12柵極電極配線M寬度M101～M116第1層布線M201～M211第2層布線M221～M226第2層布線M231～M236第2層布線M241～M246第2層布線M251～M256第2層布線M31～M33第3層布線MC存儲單元MC[m，n]存儲單元MCA存儲單元陣列MCASG存儲單元陣列子陣列MM內(nèi)存印象圖電路MMC存儲器宏單元N1～N4N溝道型晶體管NS1、NS2N溝道型晶體管NW1～NW4N溝道型雜質(zhì)區(qū)域Out輸出電路P1、P2P溝道型晶體管PW1A、PW1B、PW2A、PW2BP溝道型雜質(zhì)區(qū)域RAdd行地址RD行解碼器電路SA讀出放大器電路SN、/SN存儲節(jié)點STB待機信號線V過孔V101～V110第1層布線與第2層布線間的接觸區(qū)V21～V24第2層布線與第3層布線間的接觸區(qū)Vdd外部電源電壓VDD外部電源電壓線VDD2～VDD8外部電源電壓線VDD6a、VDD6b外部電源電壓線VDD7a、VDD7b外部電源電壓線VDD8a、VDD8b外部電源電壓線VDD41～VDD46外部電源電壓線VDD51～VDD54外部電源電壓線VDDW阱供電用電壓線VG1～VG4第1層布線與柵極電極配線間的接觸區(qū)VN11～VN13第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN21～VN23第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN31～VN33第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN41～VN43第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP11～VP13第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP21～VP23第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VS1～VS4空區(qū)域Vss外部接地電壓VSS外部接地電壓線VSS41～VSS46外部接地電壓線VSS51～VSS54外部接地電壓線VSSW阱接地用電壓線WdD字驅(qū)動器電路WEN允許寫入信號WL字線WL[m]字線WtD寫驅(qū)動器電路X1～X4存儲單元的邊線XW1～XW7雜質(zhì)區(qū)域的邊線Y1～Y4存儲單元的邊線具體實施方式下面參照附圖來說明本發(fā)明的具體實施方式。(第1實施方式)圖1A所示的是一般的SRAM的整體結(jié)構(gòu)概要的平面框圖電路圖。下面說明圖1A所示的SRAM的結(jié)構(gòu)。所述SRAM具有：內(nèi)存印象圖電路MM、輸出電路Out、字驅(qū)動器電路WdD、行解碼器RD、控制電路Cnt、列解碼器CD、字線WL、構(gòu)成位線對的第1位線BL及第2位線/BL、單元電源線ARVDD、局部接地線ARVSS。其中，位線對BL及/BL、單元電源線ARVDD、局部接地線ARVSS分別優(yōu)選為多個。內(nèi)存印象圖電路MM具有：存儲單元陣列MCA、第1接地線開關(guān)電路ARGSw1、第2接地線開關(guān)電路ARGSw2。存儲單元陣列MCA具有按橫縱向排列的多個存儲單元MC。輸出電路Out具有：列開關(guān)選擇電路CSS、單元電源電壓線控制電路ARVC、讀出放大器電路SA及寫驅(qū)動器電路WtD。下面說明圖1A所示的SRAM構(gòu)成要素的連接關(guān)系。單元電源電壓線控制電路ARVC和存儲單元MC經(jīng)由單元電源線ARVDD被連接起來。其中，配置在圖1A中的橫向上的多個存儲單元MC優(yōu)選連接于同一單元電源線ARVDD上。另外，配置在圖1A中的縱向上的多個存儲單元MC優(yōu)選通過同一局部接地線ARVSS進行接地。通過位線對BL及/BL將列開關(guān)選擇電路CSS和存儲單元MC進行連接。其中，按圖1A中的橫向配置的多個存儲單元MC優(yōu)選通過同一條第1位線BL進行連接，且通過同一條第2位線/BL進行連接。通過字線WL將字驅(qū)動器電路WdD和存儲單元MC進行連接。其中，按圖1A中的縱向配置的多個存儲單元MC優(yōu)選通過同一條字線WL進行連接。下面對圖1A所示的SRAM的動作進行說明?？刂齐娐稢nt輸入芯片啟動信號CEN、允許寫入信號WEN及地址信號Add。芯片啟動信號CEN為非激活狀態(tài)時，控制電路Cnt為關(guān)閉狀態(tài)。芯片啟動信號CEN為激活狀態(tài)時，控制電路Cnt為導(dǎo)通狀態(tài)，控制SRAM的讀寫動作。在允許寫入信號WEN指示為數(shù)據(jù)寫時，控制電路Cnt將激活寫驅(qū)動器電路WtD。寫驅(qū)動器電路WtD在寫動作時為激活狀態(tài)，并將輸入數(shù)據(jù)信號Din向列開關(guān)選擇電路CSS傳送。寫驅(qū)動器電路WtD在寫動作以外時為非激活狀態(tài)。在允許寫入信號WEN指示為數(shù)據(jù)讀時，控制電路Cnt將激活讀出放大器電路SA。讀出放大器電路SA在讀動作時被激活，并將從列開關(guān)選擇電路CSS傳送來的微弱的讀數(shù)據(jù)信號進行放大后生產(chǎn)輸出數(shù)據(jù)信號Dout。讀出放大器電路SA在讀動作以外時為非激活狀態(tài)。控制電路Cnt基于地址信號Add生成行地址RAdd和列地址CAdd。行解碼器RD輸入行地址RAdd進行解碼，并根據(jù)解碼結(jié)果來控制字驅(qū)動器電路WdD。字驅(qū)動器電路WdD具有分別對應(yīng)多行的多個字驅(qū)動器。與行地址RAdd的解碼結(jié)果所示的行對應(yīng)的字驅(qū)動器將被激活，并驅(qū)動所對應(yīng)的字線WL。列解碼器CD輸入列地址CAdd進行解碼，并根據(jù)解碼結(jié)果來控制列開關(guān)選擇電路CSS和單元電源電壓線控制電路ARVC。列開關(guān)選擇電路CSS從分別與多列對應(yīng)的多個位線對BL及/BL中選擇與列地址CAdd對應(yīng)的位線對BL及/BL。所選擇的位線對BL及/BL在讀動作時將連接到讀出放大器電路SA，在寫動作時將連接到寫驅(qū)動器電路WtD。而且，所選擇的位線對BL及/BL在執(zhí)行讀寫動作之前，將由圖中未示出的位線預(yù)充電電路進行充電直至達到外部電源電壓Vdd的電平為止。單元電源電壓線控制電路ARVC按列控制每列中設(shè)定的單元電源線ARVDD的電壓電平。在寫動作時，單元電源電壓線控制電路ARVC將所選擇的列的單元電源線ARVDD的電壓從外部電源電壓Vdd電平降低，而將其他列的單元電源線ARVDD的電壓維持為外部電源電壓Vdd電平。另外，在讀動作及待機時，單元電源電壓線控制電路ARVC將所有的單元電源線ARVDD的電壓維持為外部電源電壓Vdd的電平。圖1B所示的是圖1A的存儲單元陣列MCA中的存儲單元MC[m，n]的詳細(xì)結(jié)構(gòu)電路圖。其中，配列號碼m及n分別表示圖1A的存儲單元陣列MCA中的列及行。另外，存儲單元陣列MCA中的存儲單元MC優(yōu)選全為相同結(jié)構(gòu)。下面說明圖1B所示的存儲單元MC[m，n]的構(gòu)成要素。所述存儲單元MC具有：第1及第2P溝道型晶體管P1和P2、第1～第4N溝道型晶體管N1～N4、第1存儲節(jié)點SN、以及第2存儲節(jié)點/SN。下面說明圖1B所示的存儲單元MC[m，n]構(gòu)成要素的連接關(guān)系。單元電源線ARVDD共同連接于第1P溝道型晶體管P1的漏極和第2P溝道型晶體管P2的漏極。局部接地線ARVSS共同連接于第1N溝道型晶體管N1的漏極和第2N溝道型晶體管N2的漏極。第1存儲節(jié)點SN共同連接于第1P溝道型晶體管P1的源極、第2P溝道型晶體管P2的柵極、第1N溝道型晶體管N1的源極、第2N溝道型晶體管N2的柵極、以及第3N溝道型晶體管N3的漏極。第2存儲節(jié)點/SN共同連接于第1P溝道型晶體管P1的柵極、第2P溝道型晶體管P2的源極、第1N溝道型晶體管N1的柵極、第2N溝道型晶體管N2的源極、以及第4N溝道型晶體管N4的源極。第m列的字線WL[m]共同連接于第3N溝道型晶體管N3的柵極、第4N溝道型晶體管N4的柵極。第n行的第1位線BL[n]連接于第3N溝道型晶體管N3的源極。第n行的第2位線/BL[n]連接于第4N溝道型晶體管N4的漏極。一般的SRAM是通過在重疊的多層布線層上配置各種布線，而且通過全部或部分貫穿布線層并連接各種布線的過孔或接觸孔而形成。本實施方式中，將圖1B所示的存儲單元的相關(guān)布線配置在最下層即第1布線層為一例。圖1A及圖1B所示的第1位線BL及BL[n]、第2位線/BL及/BL[n]、單元電源線ARVDD等配置在形成于第1布線層之上的第2布線層上。圖1A及圖1B所示的字線WL和局部接地線ARVSS配置在形成于第2布線層之上的第3布線層上。圖1C所示的是在圖1B的存儲單元MC[m，n]及其外圍區(qū)域中，除去了半導(dǎo)體襯底和第1布線層后的平面圖。下面說明圖1C所示的構(gòu)成要素。首先，在半導(dǎo)體襯底上形成4個N溝道型雜質(zhì)區(qū)域NW1～NW4、4個P溝道型雜質(zhì)區(qū)域PW1A、PW1B、PW2A及PW2B、以及12條柵極電極配線G1～G12。另外，在半導(dǎo)體襯底的上述區(qū)域之外的區(qū)域上形成元件隔離區(qū)域。接下來，在第1布線層上形成16條第1層布線M101～M116。而且，在半導(dǎo)體襯底和第1布線層之間形成18個第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN11～VN13、VN21～VN23、VN31～VN33、VN41～VN43、VP11～VP13以及VP21～VP23、還形成4個第1層布線與柵極電極配線間的接觸區(qū)VG1～VG4。下面說明圖1C所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。4個N溝道型雜質(zhì)區(qū)域NW1～NW4分別形成為圖1C中上下方向長的形狀。2個P溝道型雜質(zhì)區(qū)域PW1A及PW1B與圖1C的上下方向并列配置。2個P溝道型雜質(zhì)區(qū)域PW2A及PW2B與圖1C的上下方向并列配置。4個P溝道型雜質(zhì)區(qū)域PW1A、PW1B、PW2A、PW2B形成于2個N溝道型雜質(zhì)區(qū)域NW2和NW3之間。按圖1C中從左到右的順序配置有N溝道型雜質(zhì)區(qū)域NW1、N溝道型雜質(zhì)區(qū)域NW2、P溝道型雜質(zhì)區(qū)域PW1A及PW1B、P溝道型雜質(zhì)區(qū)域PW2A及PW2B、N溝道型雜質(zhì)區(qū)域NW3及N溝道型雜質(zhì)區(qū)域NW4。N溝道型雜質(zhì)區(qū)域NW1～NW4、P溝道型雜質(zhì)區(qū)域PW1A、PW1B、PW2A及PW2B分別被元件隔離區(qū)域進行隔離。柵極電極配線G01～G12形成于圖1C的左右方向上，且配置在N溝道型雜質(zhì)區(qū)域NW1～NW4、P溝道型雜質(zhì)區(qū)域PW1A、PW1B、PW2A、PW2B、以及元件隔離區(qū)域上。柵極電極配線G01形成于N溝道型雜質(zhì)區(qū)域NW1上。柵極電極配線G02橫跨N溝道型雜質(zhì)區(qū)域NW2、P溝道型雜質(zhì)區(qū)域PW1A及PW2A上而形成。柵極電極配線G03橫跨N溝道型雜質(zhì)區(qū)域NW3及NW4上而形成。圖1C的例中，柵極電極配線G01～G03按直線并列配置。柵極電極配線G04形成在N溝道型雜質(zhì)區(qū)域NW1上。柵極電極配線G05橫跨N溝道型雜質(zhì)區(qū)域NW2、P溝道型雜質(zhì)區(qū)域PW1A及PW2B上而形成。柵極電極配線G06橫跨N溝道型雜質(zhì)區(qū)域NW3及NW4上而形成。圖1C的例中，柵極電極配線G04～G06按直線并列配置。柵極電極配線G07橫跨N溝道型雜質(zhì)區(qū)域NW1及NW2上而形成。柵極電極配線G08橫跨P溝道型雜質(zhì)區(qū)域PW1A、PW2B以及N溝道型雜質(zhì)區(qū)域NW3上而形成。柵極電極配線G09形成于N溝道型雜質(zhì)區(qū)域NW4上。圖1C的例中，柵極電極配線G07～G09按直線并列配置。柵極電極配線G10橫跨在N溝道型雜質(zhì)區(qū)域NW1及NW2上而形成。柵極電極配線G11橫跨P溝道型雜質(zhì)區(qū)域PW1B及PW2B、N溝道型雜質(zhì)區(qū)域NW3之上而形成。柵極電極配線G12橫跨N溝道型雜質(zhì)區(qū)域NW4上而形成。圖1C的例中，柵極電極配線G10～G12按直線并列配置。第1層布線M101橫跨在N溝道型雜質(zhì)區(qū)域NW1及NW2上而形成。第1層布線M102配置在P溝道型雜質(zhì)區(qū)域PW1A上。第1層布線M103配置在N溝道型雜質(zhì)區(qū)域NW3上。第1層布線M104配置在柵極電極配線G03上。第1層布線M105配置在N溝道型雜質(zhì)區(qū)域NW4上。第1層布線M106配置在N溝道型雜質(zhì)區(qū)域NW1上。第1層布線M107配置在柵極電極配線G07上。第1層布線M108橫跨配置在N溝道型雜質(zhì)區(qū)域NW2和P溝道型雜質(zhì)區(qū)域PW1A之上。第1層布線M109橫跨配置在P溝道型雜質(zhì)區(qū)域PW2B和N溝道型雜質(zhì)區(qū)域NW3上。第1層布線M110配置在柵極電極配線G06上。第1層布線M111配置在N溝道型雜質(zhì)區(qū)域NW4上。第1層布線M112配置在N溝道型雜質(zhì)區(qū)域NW1上。第1層布線M113配置在柵極電極配線G07上。第1層布線M114配置在N溝道型雜質(zhì)區(qū)域NW2上。第1層布線M115配置在P溝道型雜質(zhì)區(qū)域PW2B上。第1層布線M116橫跨配置在N溝道型雜質(zhì)區(qū)域NW3及NW4上。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN11將第1層布線M101和N溝道型雜質(zhì)區(qū)域NW1進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN12將第1層布線M106和N溝道型雜質(zhì)區(qū)域NW1進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN13將第1層布線M112和N溝道型雜質(zhì)區(qū)域NW1進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN21將第1層布線M101和N溝道型雜質(zhì)區(qū)域NW2進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN22將第1層布線M108和N溝道型雜質(zhì)區(qū)域NW2進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN23將第1層布線M114和N溝道型雜質(zhì)區(qū)域NW2進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN31將第1層布線M103和N溝道型雜質(zhì)區(qū)域NW3進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN32將第1層布線M109和N溝道型雜質(zhì)區(qū)域NW3進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN33將第1層布線M116和N溝道型雜質(zhì)區(qū)域NW3進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN41將第1層布線M105和N溝道型雜質(zhì)區(qū)域NW4進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN42將第1層布線M111和N溝道型雜質(zhì)區(qū)域NW4進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VN43將第1層布線M116和N溝道型雜質(zhì)區(qū)域NW4進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP11將第1層布線M102和P溝道型雜質(zhì)區(qū)域PW1A進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP12將第1層布線M108、P溝道型雜質(zhì)區(qū)域PW1A以及柵極電極配線G08進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP13將P溝道型雜質(zhì)區(qū)域PW1B和柵極電極配線G11進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP21將P溝道型雜質(zhì)區(qū)域PW2A和柵極電極配線G02進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP22將第1層布線M109、P溝道型雜質(zhì)區(qū)域PW2B以及柵極電極配線G05進行連接。第1層布線與雜質(zhì)區(qū)域間的接觸區(qū)VP23將第1層布線M115和P溝道型雜質(zhì)區(qū)域PW2B進行連接。第1層布線及柵極電極配線間的接觸區(qū)VG1將第1層布線M104和柵極電極配線G03進行連接。第1層布線及柵極電極配線間的接觸區(qū)VG2將第1層布線M110和柵極電極配線G06進行連接。第1層布線及柵極電極配線間的接觸區(qū)VG3將第1層布線M107和柵極電極配線G07進行連接。第1層布線及柵極電極配線間的接觸區(qū)VG4將第1層布線M113和柵極電極配線G10進行連接。下面說明圖1C所示的構(gòu)成要素的動作。柵極電極配線G05中與N溝道型雜質(zhì)區(qū)域NW2重疊的部分具有圖1B所示的N溝道型晶體管N1的柵極的作用。柵極電極配線G05中與P溝道型雜質(zhì)區(qū)域PW1A重疊的部分具有圖1B所示的P溝道型晶體管P1的柵極的作用。柵極電極配線G06中與N溝道型雜質(zhì)區(qū)域NW3重疊的部分具有圖1B所示的N溝道型晶體管N4的柵極的作用。柵極電極配線G07中與N溝道型雜質(zhì)區(qū)域NW2重疊的部分具有圖1B所示的N溝道型晶體管N3的柵極的作用。柵極電極配線G08中與P溝道型雜質(zhì)區(qū)域PW2B重疊的部分具有圖1B所示的P溝道型晶體管P2的柵極的作用。柵極電極配線G07中與N溝道型雜質(zhì)區(qū)域NW3重疊的部分具有圖1B所示的N溝道型晶體管N2的柵極的作用。第1層布線M108具有圖1B所示的存儲節(jié)點SN的作用。第1層布線M109具有圖1B所示的存儲節(jié)點/SN的作用。圖1D所示的是在圖1C所示的區(qū)域中，除去第1布線層和第2布線層后的平面圖。圖1D中所示的邊線X1、X2、Y1及Y2所示的范圍與圖1C所示的范圍相同。下面說明圖1D所示的構(gòu)成要素。第2布線層上形成有第2層布線M201～M205、M221～M223及M231～M233。第2層布線M203具有第1突出部和第2突出部。第1布線層上形成有第1層布線M101～M116。第1布線層和第2布線層之間形成有第1層布線與第2層布線間的接觸區(qū)V101～V110。由于第1層布線M101～M116與圖1C中的相同，所以不再進行重復(fù)說明。下面說明圖1D所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。第2層布線M201～M205分別形成為圖1D中上下方向長的形狀。第2層布線M201～M205按圖1D中從左到右的順序配置。第2層布線M221～M223按圖1D中的上下方向并列配置，而且配置在第2層布線M201及M202之間。第2層布線M231～M233按圖1D中的上下方向并列配置，而且配置在第2層布線M204及M205之間。第2層布線M201橫跨配置在第1層布線M101、M106及M112上。第2層布線M202橫跨配置在第1層布線M101、M102、M108及M114上。第2層布線M203的第1突出部配置在第1層布線M102之上。第2層布線M203的第2突出部配置在第1層布線M115之上。第2層布線M204橫跨配置在第1層布線M103、M109、M115及M116之上。第2層布線205橫跨配置在第1層布線M105、M111及M116之上。第2層布線M221配置在第1層布線M101上。第2層布線M222配置在第1層布線M107上。第2層布線M223配置在第1層布線M113上。第2層布線M231配置在第1層布線M104上。第2層布線M232配置在第1層布線M110上。第2層布線M233配置在第1層布線M116上。第1層布線與第2層布線間的接觸區(qū)V101將第1層布線M101和第2層布線M221進行連接。第1層布線與第2層布線間的接觸區(qū)V102將第1層布線M102和第2層布線M203的第1突出部進行連接。第1層布線與第2層布線間的接觸區(qū)V103將第1層布線M103和第2層布線M204進行連接。第1層布線與第2層布線間的接觸區(qū)V104將第1層布線M105和第2層布線M205進行連接。第1層布線與第2層布線間的接觸區(qū)V105將第1層布線M107和第2層布線M222進行連接。第1層布線與第2層布線間的接觸區(qū)V106將第1層布線M110和第2層布線M223進行連接。第1層布線與第2層布線間的接觸區(qū)V107將第1層布線M112和第2層布線M201進行連接。第1層布線與第2層布線間的接觸區(qū)V108將第1層布線M114和第2層布線M202進行連接。第1層布線與第2層布線間的接觸區(qū)V109將第1層布線M115和第2層布線M203的第2突出部進行連接。第1層布線與第2層布線間的接觸區(qū)V110將第1層布線M116和第2層布線M233進行連接。下面說明圖1D所示的構(gòu)成要素的動作。第2層布線M202及M204分別具有圖1B所示的位線對BL[n]及/BL[n]的作用。第2層布線M203具有圖1B所示的單元電源線ARVDD的作用。由于第1層布線M101～M116與圖1C時相同，所以不再進行重復(fù)說明。圖1E所示的是在圖1C所示的區(qū)域中，除去第2布線層和第3布線層后的平面圖。圖1E中所示的邊線X1、X2、Y1及Y2所示的范圍與圖1C及圖1D中所示的范圍相同。下面說明圖1E所示的構(gòu)成要素。第3布線層上形成有第3層布線M31～M33。第2布線層上形成有第2層布線M201～M205、M221～M223及M231～M233。第2布線層和第3布線層之間形成有第2層布線與第3層布線間的接觸區(qū)V21～V24。由于第2層布線M201～M205、M221～M223及M231～M233與圖1D時相同，所以不再進行重復(fù)說明。下面說明圖1E所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。第3層布線M31～M33分別形成為圖1E中左右方向長的形狀。第3層布線M31～M33按圖1E中從上到下的順序進行配置。第3層布線M31橫跨配置在第2層布線M201～M205、M221、M231及M232上。第3層布線M32橫跨配置在第2層布線M201～M205、M222及M231上。第3層布線M31橫跨配置在第2層布線M201～M205、M222、M223及M233上。第2層布線與第3層布線間的接觸區(qū)V21將第2層布線M221和第3層布線M31進行連接。第2層布線與第3層布線間的接觸區(qū)V22將第2層布線M222和第3層布線M32進行連接。第2層布線與第3層布線間的接觸區(qū)V23將第2層布線M232和第3層布線M32進行連接。第2層布線與第3層布線間的接觸區(qū)V24將第2層布線M233和第3層布線M33進行連接。由于第2層布線M201～M205、M221～M223及M231～M233與圖1D時的內(nèi)容相同，所以不再進行重復(fù)說明。下面說明圖1E所示的構(gòu)成要素的動作。第3層布線M31及M33具有圖1B所示的局部接地線ARVSS的作用。第3層布線M32具有圖1B所示的字線WL[m]的作用。第2層布線M201～M205、M221～M223及M231～M233與圖1D時的內(nèi)容相同，所以不再進行重復(fù)說明。圖1F所示的是更大范圍地示出圖1E中的第2布線層及第3布線層的平面圖。其中，邊線X1、X2、Y1及Y2示出了與圖1C～圖1E時相同的范圍。即，圖1E中示出了與圖1B中的存儲單元MC[m，n]及其外圍對應(yīng)的范圍，而圖1F中示出了與存儲單元MC[m，n]～MC[m+2，n+2]及其外圍對應(yīng)的范圍。具體地說就是，由邊線X2、X3、Y1及Y2所圍成的四邊形的范圍與存儲單元MC[m，n+1]對應(yīng)，由邊線X1、X2、Y2及Y3所圍成的四邊形的范圍與存儲單元MC[m+1，n]對應(yīng)，由邊線X3、X4、Y3及Y4所圍成的四邊形的范圍與存儲單元MC[m+2，n+2]對應(yīng)。下面說明圖1F所示的構(gòu)成要素。第3布線層上形成有第3層布線M31～M37。第2布線層上形成有第2層布線M201～M211、M221～M226、M231～M236、M241～M246及M251～M256。下面說明圖1F所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。圖1F所示的構(gòu)成要素按周期進行縱橫向配置，且該周期為存儲單元MC的2倍。換言之就是，圖1F所示的構(gòu)成要素對于邊線X1～X4及Y1～Y2的任一條來說，在存儲單元陣列的范圍內(nèi)都呈線對稱配置。即，第3層布線M34及M36的位置關(guān)系和連接關(guān)系與第3層布線M32時的相同。第3層布線M35的位置關(guān)系及連接關(guān)系與第3層布線M31時的相同。第3層布線M37的位置關(guān)系及連接關(guān)系與第3層布線M33時的相同。另外，第2層布線M206及M209的位置關(guān)系和連接關(guān)系與第2層布線M203時的相同。第2層布線M207及M208的位置關(guān)系和連接關(guān)系分別與第2層布線M201及M202時的相同。第2層布線M210及M211的位置關(guān)系和連接關(guān)系分別與第2層布線M204及M205時的相同。第2層布線M224～M226、M241～M243及M244～M246的位置關(guān)系和連接關(guān)系分別與第2層布線M221～M223時的相同。第2層布線M234～M236、M241～M243及M244～M246的位置關(guān)系和連接關(guān)系分別與第2層布線M231～M233時的相同。所述周期性及對稱性與圖1F中未示出的半導(dǎo)體襯底上的雜質(zhì)區(qū)域相當(dāng)。即，P溝道型雜質(zhì)區(qū)域形成于邊線XW1及XW2之間、邊線XW3及XW4之間、邊線XW5及XW6之間、邊線XW7及XW8之間。N溝道型雜質(zhì)區(qū)域形成于邊線XW2及XW3之間、邊線XW4及XW5之間、以及邊線XW6及XW7之間。下面說明圖1F所示的構(gòu)成要素的動作。上述的周期性及對象性也可解釋如下。即，第2層布線M201具有位線/BL[n-1]的作用。第2層布線M202具有位線BL[n]的作用。第2層布線M203具有單元電源線ARVDD的作用。第2層布線M204具有位線/BL[n]的作用。第2層布線M205具有位線BL[n+1]的作用。第2層布線M206具有單元電源線ARVDD的作用。第2層布線M207具有位線/BL[n+1]的作用。第2層布線M208具有位線BL[n+2]的作用。第2層布線M209具有單元電源線ARVDD的作用。第2層布線M210具有位線/BL[n+2]的作用。第2層布線M211具有位線BL[n+3]的作用。另外，第3層布線M31具有局部接地線ARVSS的作用。第3層布線M32具有字線WL[n]的作用。第3層布線M33具有局部接地線ARVSS的作用。第3層布線M34具有字線WL[n+1]的作用。第3層布線M35具有局部接地線ARVSS的作用。第3層布線M36具有字線WL[n+2]的作用。第3層布線M37具有局部接地線ARVSS的作用。圖1G所示的是根據(jù)以往技術(shù)制成的SRAM中，形成有第3布線層和第4布線層的各種配線的位置關(guān)系的平面圖。圖1G所示的這些布線具有：外部電源電壓線VDD41～VDD45及VDD51～VDD54、外部接地電壓線VSS41～VDD45及VSS51～VSS54、局部接地線ARVSS41～ARVSS44、以及將這些布線進行連接的過孔V。而且，圖1G中所示這些布線的數(shù)量及過孔V的個數(shù)僅為其中一例而已，而并非本發(fā)明的半導(dǎo)體器件所限定的數(shù)量。圖1G所示的各種配線中，外部電源電壓線VDD41～VDD45、外部接地電壓線VSS41～VDD45、局部接地線ARVSS41～ARVSS44在第3布線層上按圖1G中的橫向進行平行配置。圖1G所示的各種配線中，外部電源電壓線VDD51～VDD54、外部接地電壓線VSS51～VSS54在第4布線層中按圖1G中的縱向進行平行配置。圖1G所示的各種配線中，過孔V至少穿過第3布線層和第4布線層之間，但也可穿過其他更多的布線層。另外，圖1Gに外部電源電壓線VDD41～VDD44和外部接地電壓線VSS41～VSS44橫跨圖1A所示的內(nèi)存印象圖電路MM和輸出電路Out而配置。圖1G所示的外部電源電壓線VDD45和外部接地電壓線VSS45橫跨圖1A所示的字驅(qū)動器電路WdD和控制電路Cnt而配置。圖1G所示的外部電源電壓線VDD51、VDD52和外部接地電壓線VSS51、VSS52橫跨圖1A所示的輸出電路Out和控制電路Cnt而配置。圖1G所示的外部電源電壓線VDD53、VDD54和外部接地電壓線VSS53、VSS54橫跨圖1A所示的內(nèi)存印象圖電路MM和字驅(qū)動器電路WdD而配置。圖1G所示的局部接地線ARVSS41～ARVSS44配置在內(nèi)存印象圖電路MM中，且配置在具有相同號碼的外部電源電壓線VDD41～VDD45和外部接地電壓線VSS41～VSS45之間。即，例如，局部接地線ARVSS42配置在外部電源電壓線VDD42和外部接地電壓線VSS42之間。圖1G所示的過孔V配置在外部電源電壓線VDD41～VDD45與外部電源電壓線VDD51～VDD54之間的交點、外部接地電壓線VSS41～VSS45與外部接地電壓線VSS51～VSS54之間的交點上。圖1G所示的示例中，外部電源電壓線VDD41～VDD45及VDD51～54、外部接地電壓線VSS41～VSS45及VSS51～VSS54具有相同的寬度。因此，上述交點每一個的形狀都為正方形或近似正方形的長方形。因此，圖1G所示的示例中，過孔V的形狀為橫向的長方形，且上述各交點上都配置有兩個長方形的過孔V。下面說明圖1G所示的SRAM的各種配線的連接關(guān)系。外部電源電壓線VDD41～VDD45經(jīng)由過孔V分別連接于外部電源電壓線VDD51～VDD54。外部接地電壓線VSS41～VSS45經(jīng)由過孔V分別連接于外部接地電壓線VSS51～VSS54。下面看看圖1G的虛線范圍內(nèi)的布線部分1a。所述布線部分1a具有：外部電源電壓線VDD42、局部接地線ARVSS42、外部接地電壓線VSS42、外部電源電壓線VDD51～VDD54的一部分、外部接地電壓線VSS51～VSS54的一部分、以及將上述布線進行連接的過孔V。圖1G所示的布線部分1a中，在外部電源電壓線VDD42和外部接地電壓線VSS42之間的區(qū)域中，在局部接地線ARVSS42的延長線上的區(qū)域，即輸出電路Out中所包括的區(qū)域中，在第4布線層中殘留有空區(qū)域VS2。與布線部分1a時一樣，在其他的局部接地線ARVSS41、ARVSS43及ARVSS44各自的延長線上也殘留有空區(qū)域。后文將把布線部分1a作為有效利用所述空區(qū)域的實施例進行說明，且這些實施例可適用于所有的空區(qū)域。圖1H所示的是在一般的SRAM中與存儲單元陣列的局部接地線相關(guān)的布線結(jié)構(gòu)概略的框電路圖。下面說明圖1H所示的構(gòu)成要素。圖1H所示的框電路圖具有存儲單元陣列MCA、輸出電路Out、第1及第2接地線開關(guān)電路ARGSw1、ARGSw2。本實施方式中，第1及第2接地線開關(guān)電路ARGSw1、ARGSw2分別具有待機信號線STB、外部接地電壓線VSS、局部接地線ARVSS、以及多個N溝道型晶體管NS1、NS2。存儲單元陣列MCA具有形成于第3布線層的多條字線WL、形成于第3布線層的多條局部接地線ARVSS、形成于第4布線層的多條局部接地線ARVSS。下面說明圖1H所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。第1接地線開關(guān)電路ARGSw1、存儲單元陣列MCA、第2接地線開關(guān)電路ARGSw2、以及輸出電路Out按圖1H中從右到左的順序配置。特別是，存儲單元陣列MCA配置在第1及第2接地線開關(guān)電路ARGSw1、ARGSw2之間。第1及第2接地線開關(guān)電路ARGSw1及ARGSw2中所具有的多個N溝道型晶體管NS1的每一個中，柵極與待機信號線STB連接。同樣地，源極或漏極中有一個與外部接地電壓線VSS連接，而另一個與局部接地線ARVSS連接。第1及第2接地線開關(guān)電路ARGSw1和ARGSw2中所具有的多個N溝道型晶體管NS2的每一個中，源極或漏極中有一個連接于外部接地電壓線VSS，而另一個與柵極共同連接于局部接地線ARVSS。形成于存儲單元陣列MCA的第4布線層上的多條局部接地線ARVSS為平行配置。而且，所述第4布線層上的局部接地線ARVSS之間的間隔標(biāo)識為D。間隔D相當(dāng)于N個存儲單元MC。此實施方式中，N為不小于2的整數(shù)，此例中為16。換言之即是，每16個存儲單元MC設(shè)置1條局部接地線ARVSS。形成于存儲單元陣列MCA的第3布線層上的多條局部接地線ARVSS與同樣形成于第3布線層上的多條字線WL之間為交互平行，而且與形成于第4布線層上的多條局部接地線ARVSS垂直相交。形成于存儲單元陣列MCA的第4布線層上的多條局部接地線ARVSS的一端分別連接于第1接地線開關(guān)電路ARGSw1中的局部接地線ARVSS，而另一端分別連接于第2接地線開關(guān)電路ARGSw2中的局部接地線ARVSS。另外，形成于存儲單元陣列MCA的第4布線層上的多條局部接地線ARVSS經(jīng)由圖中未示出的多個第3布線層與第4布線層間的接觸區(qū)分別連接于同樣形成于第3布線層上的多條局部接地線ARVSS。下面說明圖1H所示的構(gòu)成要素的動作。在第1及第2接地線開關(guān)電路ARGSw1和ARGSw2中，N溝道型晶體管NS1的柵極被供給共同的待機信號。在向SRAM發(fā)出待機指示時，通過將待機信號設(shè)為高電平，便可使N溝道型晶體管NS1設(shè)為關(guān)閉狀態(tài)。此時，通過與二極管連接的N溝道型晶體管NS2將局部接地線ARVSS的電壓保持為比外部接地電壓Vss高出閾值電壓Vth的電壓。此實施方式中，外部接地電壓Vss等于0V。由此，可向存儲單元陣列提供不使所保持的數(shù)據(jù)消失的電壓。相反地，將待機信號設(shè)為低電平時，N溝道型晶體管NS1便為導(dǎo)通狀態(tài)，且局部接地線ARVSS的電壓大致等于外部接地電壓Vss，即為0V。另外，向外部接地電壓線VSS供給來自SRAM外部的接地電壓。另外，待機信號是基于從SRAM外部供給的任意的模式信號而在SRAM電路內(nèi)部生成的。圖1I所示的是在一般的SRAM中與存儲單元陣列的外部電源電壓線VDD及外部接地電壓線VSS相關(guān)布線結(jié)構(gòu)概略的框電路圖。下面說明圖1I所示的構(gòu)成要素。圖1I所示的框電路圖具有：存儲單元陣列MCA、輸出電路Out、第1及第2接地線開關(guān)電路ARGSw1和ARGSw2、多條外部電源電壓線VDD、多條外部接地電壓線VSS、多條局部接地線ARVSS、以及多條信號線SGN。存儲單元陣列MCA具有：多個存儲單元陣列子陣列MCASG、多條阱供電用電壓線VDDW、多條阱接地用電壓線VSSW。下面說明圖1I所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。從圖1I的右到左的順序依次配置有第1接地線開關(guān)電路ARGSw1、存儲單元陣列MCA、第2接地線開關(guān)電路ARGSw2、輸出電路Out。存儲單元陣列MCA中，多條阱供電用電壓線VDDW和多條阱接地用電壓線VSSW分別形成于圖1I的上下方向，且彼此成對平行配置在圖1I的左右方向。而且，在每一對之間都配置有1個存儲單元陣列子陣列MCASG。換言之即是，在圖1I的左右方向按周期性配置有1條阱供電用電壓線VDDW、1條阱接地用電壓線VSSW、以及1個存儲單元陣列子陣列MCASG。而且，1個存儲單元陣列子陣列MCASG在圖1I的左右方向上并列配置有M個存儲單元MC。本實施方式中，M為不小于2的整數(shù)，此例中M為64。換言之即是，每64個存儲單元MC都配置有阱供電用電壓線VDDW和阱接地用電壓線VSSW。多條外部電源電壓線VDD、多條外部接地電壓線VSS、多條局部接地線ARVSS和多條信號線SGN形成于圖1I的左右方向上，即與阱供電用電壓線VDDW及阱接地用電壓線VSSW垂直相交的方向，且平行配置于圖1I的上下方向上。局部接地線ARVSS從第1接地線開關(guān)電路ARGSw1延伸到第2接地線開關(guān)電路ARGSw2而橫跨過存儲單元陣列MCA。外部電源電壓線VDD和外部接地電壓線VSS從第1接地線開關(guān)電路ARGSw1延伸到輸出電路Out而橫跨過存儲單元陣列MCA和第2接地線開關(guān)電路ARGSw2。信號線SGN橫跨過第1接地線開關(guān)電路ARGSw1、存儲單元陣列MCA、第2接地線開關(guān)電路ARGSw2和輸出電路Out。多條外部電源電壓線VDD經(jīng)由圖中未示出的接觸點分別連接于多條阱供電用電壓線VDDW。同樣地，多條外部接地電壓線VSS經(jīng)由圖中未示出的接觸點分別與多條阱接地用電壓線VSSW連接。下面說明圖1I所示的構(gòu)成要素的動作。阱供電用電壓線VDDW雖然形成于第3布線層，但可經(jīng)由下層布線或接觸點向半導(dǎo)體襯底上的N溝道型雜質(zhì)區(qū)域供給外部電源電壓Vdd。同樣地，阱接地用電壓線VSSW雖然形成于第3布線層，但可經(jīng)由下層布線或接觸點等向半導(dǎo)體襯底上的P溝道型雜質(zhì)區(qū)域供給外部接地電壓Vss。圖1J所示的是在一般的SRAM中與雜質(zhì)區(qū)域及向雜質(zhì)區(qū)域供電的相關(guān)布線結(jié)構(gòu)概略的框電路圖。下面說明圖1J所示的構(gòu)成要素。圖1J所示的框電路圖具有：第1接地線開關(guān)電路ARGSw1、多個存儲單元陣列子陣列MCASG、多條阱供電用電壓線VDDW、多條阱接地用電壓線VSSW、多個P溝道型雜質(zhì)區(qū)域PW、多個N溝道型雜質(zhì)區(qū)域NW、第2接地線開關(guān)電路ARGSw2、以及輸出電路Out。下面說明圖1J所示的構(gòu)成要素的位置關(guān)系及連接關(guān)系。首先，由于第1接地線開關(guān)電路ARGSw1、多個存儲單元陣列子陣列MCASG、多條阱供電用電壓線VDDW、多條阱接地用電壓線VSSW、第2接地線開關(guān)電路ARGSw2、輸出電路Out之間的位置關(guān)系與圖1I時的一樣，所以不再進行重復(fù)說明。其次，多個P溝道型雜質(zhì)區(qū)域PW和多個N溝道型雜質(zhì)區(qū)域NW都是形成在與半導(dǎo)體襯底上的存儲單元陣列MCA對應(yīng)的區(qū)域，即，其上配置有多條阱供電用電壓線VDDW和多條阱接地用電壓線VSSW。多個P溝道型雜質(zhì)區(qū)域PW和多個N溝道型雜質(zhì)區(qū)域NW分別形成于圖1J中左右方向長的形狀，而且，交互配置在圖1J的上下方向上。因此，各個P溝道型雜質(zhì)區(qū)域PW與所有的阱接地用電壓線VSSW垂直相交。同樣地，各個N溝道型雜質(zhì)區(qū)域NW與所有的阱供電用電壓線VDDW垂直相交。多個P溝道型雜質(zhì)區(qū)域PW和多條阱接地用電壓線VSSW經(jīng)由圖中未示出的布線和接觸點等彼此連接。同樣地，多個N溝道型雜質(zhì)區(qū)域NW和多條阱供電用電壓線VDDW經(jīng)由圖中未示出的布線和接觸點等彼此連接。圖1J僅列出了將這些連接關(guān)系作為連接點的概要。圖2A所示的是第1實施方式中配線部分2的結(jié)構(gòu)的平面圖。下面說明圖2A所示的配線部分2的構(gòu)成要素。圖2A所示的配線部分2具有外部電源電壓線VDD2及VDD51～VDD54、外部接地電壓線VSS2及VSS51～VSS54、局部接地線ARVSS2、以及過孔V。本實施方式中，圖2A所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54分別與圖1G所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54一致。另外，圖2A所示的外部電源電壓線VDD2、外部接地電壓線VSS2以及局部接地線ARVSS2分別對應(yīng)于圖1G所示的外部電源電壓線VDD42、外部接地電壓線VSS42以及局部接地線ARVSS42。如上所述，可將圖2A所示的配線部分2與圖1G所示的SRAM中的布線部分1a替換使用。圖2B所示的是第1實施方式中外部電源電壓線VDD2及外部接地電壓線VSS2的結(jié)構(gòu)的平面圖。圖2A及圖2B所示的外部電源電壓線VDD2相當(dāng)于在圖1G所示的外部電源電壓線VDD42上追加2個突出部2D1、2D2且一體化形成的電源電壓線。本實施方式中，第1突出部2D1配置在外部電源電壓線VDD2與外部電源電壓線VDD51之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且與外部電源電壓線VDD2和外部電源電壓線VDD51連接。為便于理解，可將所述過孔V分為與第1突出部2D1連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。同樣地，第2突出部2D2配置在外部電源電壓線VDD2和外部電源電壓線VDD52之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且與外部電源電壓線VDD2和外部電源電壓線VDD52連接。為便于理解，可將所述過孔V分為與第2突出部2D2連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。圖2A及圖2B所示的外部接地電壓線VSS2相當(dāng)于在圖1G所示的外部接地電壓線VSS42上追加2個突出部2S1、2S2且一體化形成的電壓線。本實施方式中，第1突出部2S1配置在外部接地電壓線VSS2和外部接地電壓線VSS51之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且與外部接地電壓線VSS2和外部接地電壓線VSS51連接。為便于理解，可將過孔V分為與第1突出部2S1連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。同樣地，第2突出部2S2配置在外部接地電壓線VSS2和外部接地電壓線VSS52之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且與外部接地電壓線VSS2和外部接地電壓線VSS52連接。為便于理解，可將過孔V分為與第2突出部2S2連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。第1實施方式中的配線部分2中，從圖2A及圖2B的左到右的方向上，外部電源電壓線VDD2及外部接地電壓線VSS2中的第1突出部2D1及2S1與第2突出部2D2及2S2按順序交互配置。這是由于：為了在各個突出部上盡量形成更多的過孔V，因此，外部電源電壓線VDD2及外部接地電壓線VSS2之間的區(qū)域則選擇圖2A及圖2B的縱向上盡量長的形狀。利用圖2A及圖2B所示的第1實施方式中的配線部分2，可獲得如下的効果。即，通過增加在布線層間傳導(dǎo)外部電源電壓Vdd和外部接地電壓Vss的過孔V的數(shù)量，便可強化半導(dǎo)體器件的電源電路。本實施方式尤其適用于通過過孔V的數(shù)量來規(guī)定電源電壓的降低及電源EM等。(第2實施方式)圖3A所示的是第2實施方式中配線部分3的結(jié)構(gòu)的平面圖。下面說明圖3A所示的配線部分3的構(gòu)成要素。圖3A所示的配線部分3具有：外部電源電壓線VDD3及VDD51～VDD54、外部接地電壓線VSS3及VSS51～VSS54、局部接地線ARVSS3、以及過孔V。本實施方式中，圖3A所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54分別與圖1G所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54一致。而且，圖3A所示的外部電源電壓線VDD3、外部接地電壓線VSS3和局部接地線ARVSS3分別與圖1G所示的外部電源電壓線VDD42、外部接地電壓線VSS42和局部接地線ARVSS42一致。如上所述，可將圖3A所示的配線部分3與圖1G所示的SRAM中的布線部分1a替換使用。圖3B所示的是第2實施方式中外部電源電壓線VDD3及外部接地電壓線VSS3的結(jié)構(gòu)的平面圖。圖3A及圖3B所示的外部電源電壓線VDD3相當(dāng)于在圖1G所示的外部電源電壓線VDD42上追加突出部3D且一體形成電源電壓線。通過追加所述突出部3D，便可使外部電源電壓線VDD3中具有輸出電路Out的部分的寬度比圖1G所示的外部電源電壓線VDD42的更寬。換言之就是，通過追加所述突出部3D，可使外部電源電壓線VDD3中與外部電源電壓線VDD51及VDD52交叉的部分的寬度比圖1G所示的外部電源電壓線VDD42時的更寬。結(jié)果，增大了與外部電源電壓線VDD3和外部電源電壓線VDD51、VDD52之間的交叉部的面積。并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且分別與外部電源電壓線VDD3和外部電源電壓線VDD51、VDD52連接。為便于理解，可將過孔V分為與突出部3D連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。同樣地，圖3A及圖3B所示的外部接地電壓線VSS3相當(dāng)于在圖1G所示的外部接地電壓線VSS42上追加突出部3S且一體化形成的電壓線。通過追加所述突出部3S，便可使外部接地電壓線VSS3中具有輸出電路Out的部分的寬度比圖1G所示的外部接地電壓線VSS42的更寬。換言之就是，通過追加所述突出部3S，可使外部接地電壓線VSS3中與外部接地電壓線VSS51及VSS52交叉的部分的寬度比圖1G所示的外部接地電壓線VSS42時的更寬。結(jié)果，增大了外部接地電壓線VSS3和外部接地電壓線VSS51、VSS52之間的交叉部的面積。并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且分別與外部接地電壓線VSS3、外部接地電壓線VSS51及VSS52連接。為便于理解，可將過孔V分為與突出部3S連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。圖3A及圖3B所示的突出部3D及3S上，除了外部電源電壓線VDD51、VDD52及與外部接地電壓線VSS51、VSS52之間的交叉部之外，還設(shè)置有沒形成過孔V的凸緣。通過設(shè)置所述凸緣，可使外部電源電壓線VDD3及外部接地電壓線VSS3的每一個所具有的輸出電路Out的部分的寬度相同。另外，從外部電源電壓線VDD3與外部接地電壓線VSS3作為電源電路的對稱性方面考慮，優(yōu)選如圖3A及圖3B所示的、將兩者的布線寬度設(shè)為相同，但此特征僅為其中一例而已，而非本實施方式的限定條件。利用圖3A及圖3B所示的第2實施方式中的配線部分3，可獲得如下效果。即，通過增加在布線層間傳導(dǎo)外部電源電壓Vdd和外部接地電壓Vss的過孔V的數(shù)量，以及通過擴大電源類布線的寬度，便可強化半導(dǎo)體器件的電源電路。本實施方式尤其適用于通過過孔V的數(shù)量和電源類布線的寬度來規(guī)定電源電壓的降低、以及電源EM等。(第3實施方式)圖4A所示的是第3實施方式中配線部分4的結(jié)構(gòu)的平面圖。下面說明圖4A所示的配線部分4的構(gòu)成要素。圖4A所示的配線部分4包括：外部電源電壓線VDD4及VDD51～VDD54、外部接地電壓線VSS4及VSS51～VSS54、局部接地線ARVSS4以及過孔V。本實施方式中，圖4A所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54分別與圖1G所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54一致。但是，圖4A中更換為外部電源電壓線VDD51和外部接地電壓線VSS51。另外，圖4A所示的外部電源電壓線VDD4、外部接地電壓線VSS4、以及局部接地線ARVSS4分別對應(yīng)于圖1G所示的外部電源電壓線VDD42、外部接地電壓線VSS42、局部接地線ARVSS42。如上所述，可將圖4A所示的配線部分4與圖1G所示的SRAM中的布線部分1a替換使用。圖4B所示的是第3實施方式中外部電源電壓線VDD4及外部接地電壓線VSS4的結(jié)構(gòu)的平面圖。圖4及圖4B所示的外部電源電壓線VDD4相當(dāng)于在圖1G所示的外部電源電壓線VDD42上追加了突出部4D且一體形成的電源電壓線。通過追加所述突出部4D，便可使外部電源電壓線VDD4中具有輸出電路Out的部分的寬度比圖1G所示的外部電源電壓線VDD42的更寬。換言之就是，通過追加所述突出部4D，可使外部電源電壓線VDD4中與外部電源電壓線VDD51及VDD52交叉的部分的寬度比圖1G所示的外部電源電壓線VDD42時的更寬。結(jié)果，增大了與外部電源電壓線VDD4、外部電源電壓線VDD51及VDD52之間的交叉部的面積。并根據(jù)所增加的面積在所述交叉部上形成比圖1G所示的更多的過孔V，且分別與外部電源電壓線VDD4、外部電源電壓線VDD51及VDD52連接。為便于理解，可將過孔V分為與突出部4D連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。圖4A及圖4B所示的外部接地電壓線VSS4相當(dāng)于在圖1G所示的外部接地電壓線VSS42上追加2個突出部4S1、4S2且一體形成的電源電壓線。本實施方式中，第1突出部4S1配置在外部接地電壓線VSS4和外部接地電壓線VSS51之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G更多的過孔V，且與外部接地電壓線VSS4及外部接地電壓線VSS51連接。為便于理解，可將所述過孔V分為與第1突出部4S1連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。同樣地，第2突出部4S2配置在外部接地電壓線VSS4和外部接地電壓線VSS52之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G更多的過孔V，且與外部接地電壓線VSS4及外部接地電壓線VSS52連接。為便于理解，可將所述過孔V分為與第2突出部4S2連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。第3實施方式的配線部分4中，從圖4A及圖4B中的左到右的方向上，外部接地電壓線VSS4的第1突出部4S1、外部電源電壓線VDD4的突出部4D、以及外部接地電壓線VSS4的第2突出部4S2按順序交互配置。這是由于：與第1實施方式同樣地，為了將各突出部的形狀盡量按圖4A及圖4B中的縱向拉長，且為了與第2實施方式一樣將外部電源電壓線VDD4中具有輸出電路Out的部分的寬度擴大。另外，本實施方式的配線部分4中，可很容易地更換外部電源電壓線VDD4的形狀和外部接地電壓線VSS4的形狀。此時，外部電源電壓線VDD51、VDD52以及外部接地電壓線VSS51、VSS52的位置關(guān)系也可進行適當(dāng)?shù)刈兏?。利用圖4A及圖4B所示的第3實施方式中的配線部分4，可獲得如下效果。即，通過增加在布線層間傳導(dǎo)外部電源電壓Vdd和外部接地電壓Vss的過孔V的數(shù)量，以及通過擴大一部分電源類布線的寬度，便可強化半導(dǎo)體器件的電源電路。本實施方式尤其適用于通過過孔V的數(shù)量、以及外部電源電壓線或外部接地電壓線中的任意一方的寬度來規(guī)定電源電壓的降低、以及電源EM等。(第4實施方式)圖5A所示的是第4實施方式中配線部分5的結(jié)構(gòu)的平面圖。下面說明圖5A所示的配線部分5的構(gòu)成要素。圖5A所示的配線部分5具有：外部電源電壓線VDD5及VDD51～VDD54、外部接地電壓線VSS5及VSS51～VSS54、局部接地線ARVSS5以及過孔V。本實施方式中，圖5A所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54分別與圖1G所示的外部電源電壓線VDD51～VDD54、外部接地電壓線VSS51～VSS54一致。另外，圖5A所示的外部電源電壓線VDD5、外部接地電壓線VSS5、局部接地線ARVSS5分別與圖1G所示的外部電源電壓線VDD42、外部接地電壓線VSS42、以及局部接地線ARVSS42一致。如上所述，可將圖5A所示的配線部分5與圖1G所示的SRAM中的布線部分1a替換使用。圖5B所示的是第4實施方式中外部電源電壓線VDD5及外部接地電壓線VSS5的結(jié)構(gòu)的平面圖。圖5A及圖5B所示的外部電源電壓線VDD5相當(dāng)于在圖1G所示的外部電源電壓線VDD42上追加2個突出部5D1、5D2且一體形成的電源電壓線。本實施方式中，第1突出部5D1配置在外部電源電壓線VDD5和外部電源電壓線VDD51之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G更多的過孔V，且與外部電源電壓線VDD5和外部電源電壓線VDD51連接。為便于理解，可將所述過孔V分為與第1突出部5D1連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。同樣地，第2突出部5D2配置在外部電源電壓線VDD5和外部電源電壓線VDD52之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G更多的過孔V，且與外部電源電壓線VDD5和外部電源電壓線VDD52連接。為便于理解，可將所述過孔V分為與第2突出部5D2連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。另外，第2突出部5D2除了所述交叉部之外，還具有與外部電源電壓線VDD5一體形成的凸緣。所述凸緣形成于被夾在外部接地電壓線VSS51和外部電源電壓線VDD52之間，同時也被夾在外部電源電壓線VDD5和外部接地電壓線VSS5之間的區(qū)域上。另外，圖5A及圖5B所示的外部接地電壓線VSS5相當(dāng)于在圖1G所示的外部接地電壓線VSS42上追加2個突出部5S1、5S2且一體形成的電壓線。本實施方式中，第1突出部5S1配置在外部接地電壓線VSS5和外部接地電壓線VSS51之間的交叉部上以增加交叉部的面積，并根據(jù)所增加的面積在所述交叉部上形成比圖1G更多的過孔V，且與外部接地電壓線VSS5和外部接地電壓線VSS51連接。為便于理解，可將所述過孔V分為與第1突出部5S1連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。同樣地，第2突出部5S2配置在外部接地電壓線VSS5和外部接地電壓線VSS52之間的交叉部上以增加交叉部的面積，在所所述交叉部上，根據(jù)所增加的面積來形成比圖1G更多的過孔V，且與外部接地電壓線VSS2和外部接地電壓線VSS52連接。為便于理解，可將所述過孔V分為與第2突出部5S2連接的過孔群和與其他交叉部連接的其他過孔群，還可形成橫跨兩個區(qū)域的過孔V。另外，第1突出部5S1除了所述交叉部之外，還具有與外部接地電壓線VSS5一體形成的凸緣。所述凸緣形成于被夾在外部接地電壓線VSS51和外部電源電壓線VDD52之間，同時也被夾在外部電源電壓線VDD5和外部接地電壓線VSS5之間的區(qū)域上。第1實施方式的配線部分2中，從圖2A及圖2B中的左到右的方向上，外部電源電壓線VDD2及外部接地電壓線VSS2中的第1突出部2D1、2S1及第2突出部2D2、2S2按順序交互配置。這是由于：為了確保盡可能多地在各突出部上形成更多的過孔V，且為了確保各個部分也可盡量保持更大的配線寬度，所以在外部電源電壓線VDD2及外部接地電壓線VSS2之間的區(qū)域則選擇圖2A及圖2B的縱向上盡量長的形狀。利用圖2A及圖2B所示的第1實施方式中的配線部分2，可獲得如下効果。即，通過增加在布線層間傳導(dǎo)外部電源電壓Vdd和外部接地電壓Vss的過孔V的數(shù)量，以及通過擴大電源類布線的寬度，便可強化半導(dǎo)體器件的電源電路。本實施方式尤其適用于通過過孔V的數(shù)量和電源類布線的寬度來規(guī)定電源電壓的降低、以及電源EM等，特別適用于過孔V數(shù)量的影響比布線寬度的影響更大時的情況。(第5實施方式)圖6A所示的是第5實施方式中配線部分6的結(jié)構(gòu)的平面圖。下面說明圖6A所示的配線部分6的構(gòu)成要素。圖6A所示的配線部分6具有：外部電源電壓線VDD6a、VDD6b及VDD51～VDD54、外部接地電壓線VSS6a、VSS6b及VSS51～VSS54、局部接地線ARVSS6a、ARVSS6b、以及過孔V。本實施方式中，圖6A所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54分別與圖1G所示的外部電源電壓線VDD51～VDD54和外部接地電壓線VSS51～VSS54一致。而且，圖6A所示的外部電源電壓線VDD6a及VDD6b、外部接地電壓線VSS6a及VSS6b、局部接地線ARVSS6a及ARVSS6b分別對應(yīng)于圖1G所示的外部電源電壓線VDD42、外部接地電壓線VSS42、外部電源電壓線VDD43、外部接地電壓線VSS43、局部接地線ARVSS42、以及局部接地線ARVSS43。如上所述，可將圖6A所示的配線部分6與圖1G所示的SRAM中的配線部分1b替換使用。請注意，本實施方式中，圖1G所示的外部接地電壓線VSS42及外部電源電壓線VDD43和圖6A所示的外部接地電壓線VSS6b及外部接地電壓線VSS6a中，具有交換所施加的電壓的作用。圖6B所示的是第5實施方式中外部電源電壓線VDD6a及VDD6b的結(jié)構(gòu)的平面圖。圖6C所示的是第5實施方式中外部接地電壓線VSS6a及VSS6b的結(jié)構(gòu)的平面圖。圖6A及圖6B所示的外部電源電壓線VDD6a及VDD6b相當(dāng)于在圖1G所示的外部電源電壓線VDD42及外部接地電壓線VSS42上追加了突出部6D且一體形成的電壓線。由于外部電源電壓線VDD6a及VDD6b與突出部6D為一體形成，所以，后文將稱之為外部電源電壓線VDD6。突出部6D形成于外部電源電壓線VDD6a及VDD6b之間具有輸出電路Out的區(qū)域上。因此，突出部6D具有：與外部電源電壓線VDD51及VDD52交叉的第1交叉部、與外部接地電壓線VSS51及VSS52交叉的第2交叉部、以及其他部分。所述第1交叉部上形成有過孔V，且與外部電源電壓線VDD6、外部電源電壓線VDD51及VDD52連接。此時，可將過孔V分為設(shè)在外部電源電壓線VDD6a及外部電源電壓線VDD51的交叉部上的過孔群、設(shè)在外部電源電壓線VDD6b及外部電源電壓線VDD51的交叉部上的過孔群、以及設(shè)在突出部6D及外部電源電壓線VDD51的交叉部上的過孔群，但也可形成橫跨多個交叉部的過孔V。同樣地，也可將過孔V分為設(shè)在外部電源電壓線VDD6a及外部電源電壓線VDD52的交叉部上的過孔群、設(shè)在外部電源電壓線VDD6b及外部電源電壓線VDD52的交叉部上的過孔群、以及設(shè)在突出部6D及外部電源電壓線VDD52的交叉部上的過孔群，但也可形成橫跨多個交叉部的過孔V。同樣地，圖6A及圖6C所示的外部接地電壓線VSS6a及VSS6b相當(dāng)于在圖1G所示的外部電源電壓線VDD43及外部接地電壓線VSS43上追加突出部6S且一體形成的電壓線。由于外部接地電壓線VSS6a及VSS6b與突出部6S一體化形成為配線，所以后文將之稱為外部接地電壓線VSS6。突出部6S形成于外部接地電壓線VSS6a及VSS6b之間具有輸出電路Out的區(qū)域上。因此，突出部6S具有：與外部電源電壓線VDD51及VDD52交叉的第1交叉部、與外部接地電壓線VSS51及VSS52交叉的第2交叉部、以及其他部分。所述第2交叉部上形成有過孔V，且與外部接地電壓線VSS6、外部接地電壓線VSS51及VSS52連接。此時，可將過孔V分為設(shè)在外部接地電壓線VSS6a及外部接地電壓線VSS51的交叉部上的過孔群、設(shè)在外部接地電壓線VSS6b及外部接地電壓線VSS51的交叉部上的過孔群、以及設(shè)在突出部6S及外部接地電壓線VSS51的交叉部上的過孔群，但也可形成橫跨多個交叉部的過孔V。同樣地，也可將過孔V分為設(shè)在外部接地電壓線VSS6a及外部接地電壓線VSS52的交叉部上的過孔群、設(shè)在外部接地電壓線VSS6b及外部接地電壓線VSS52的交叉部上的過孔群、以及設(shè)在突出部6S及外部接地電壓線VSS52的交叉部上的過孔群，但也可形成橫跨多個交叉部的過孔V。利用圖6A～圖6C所示的第5實施方式中的配線部分6，可獲得如下效果。即，通過設(shè)置已部分?jǐn)U大了布線寬度的外部電源電壓線VDD6及外部接地電壓線VSS6，并增加在布線層間傳導(dǎo)外部電源電壓Vdd及外部接地電壓Vss的過孔V的數(shù)量，便可強化半導(dǎo)體器件的電源電路。本實施方式尤其適用與通過過孔V的數(shù)量來規(guī)定電源電壓的降低及電源EM，尤其適用于規(guī)格大幅超過了基準(zhǔn)時。(第6實施方式)圖7A所示的是第6實施方式中配線部分7的結(jié)構(gòu)的平面圖。下面說明圖7A所示的配線部分7的構(gòu)成要素。圖7A所示的配線部分7具有：外部電源電壓線VDD7a、VDD7b及VDD51～VDD54、外部接地電壓線VSS7a、VSS7b及VSS51～VSS54、局部接地線ARVSS7a及ARVSS7b、以及過孔V。圖7B所示的是第6實施方式中外部電源電壓線VDD7a及VDD7b的結(jié)構(gòu)的平面圖。圖7C所示的是第6實施方式中外部接地電壓線VSS7a及VSS7b的結(jié)構(gòu)的平面圖。圖7A及圖7B所示的外部電源電壓線VDD7a及VDD7b相當(dāng)于在圖1G所示的外部電源電壓線VDD42及外部接地電壓線VSS42上追加了突出部7D并一體形成的電源電壓線。由于外部電源電壓線VDD7a及VDD7b與突出部7D一體形成為配線，所以后文將之稱為外部電源電壓線VDD7。同樣地，圖7A及圖7C所示的外部接地電壓線VSS7a及VSS7b相當(dāng)于在圖1G所示的外部電源電壓線VDD43及外部接地電壓線VSS43上追加突出部7S并一體形成的電壓線。由于外部接地電壓線VSS7a及VSS7b與突出部7S為一體形成為配線，所以后文將之稱為外部接地電壓線VSS7。圖7A～圖7C所示的第6實施方式中的配線部分7相當(dāng)于在圖6A～圖6C所示的第5實施方式中的配線部分6上進行如下變更。即，將第6實施方式中的外部電源電壓線VDD7a及VDD7b、外部接地電壓線VSS7a及VSS7b中的布線寬度設(shè)置為比第5實施方式中的外部電源電壓線VDD6a及VDD6b、外部接地電壓線VSS6a及VSS6b的更細(xì)。由于本實施方式中配線部分7的其他構(gòu)成與第5實施方式時的一樣，所以不再進行重復(fù)說明。根據(jù)本實施方式，除了可獲得與第5實施方式同樣的效果之外，還可獲得比第5實施方式更好的布線性。(第7實施方式)圖8A所示的是第7實施方式中配線部分8的結(jié)構(gòu)的平面圖。下面說明圖8A所示的配線部分8的構(gòu)成要素。圖8A所示的配線部分8具有：外部電源電壓線VDD8a、VDD8b及VDD51～VDD54、外部接地電壓線VSS8a、VSS8b及VSS51～VSS54、局部接地線ARVSS8a及ARVSS8b、以及過孔V。圖8B所示的是第7實施方式中外部電源電壓線VDD8a及VDD8b的結(jié)構(gòu)的平面圖。圖8C所示的是第7實施方式中外部接地電壓線VSS8a及VSS8b的結(jié)構(gòu)的平面圖。圖8A及圖8B所示的外部電源電壓線VDD8a及VDD8b相當(dāng)于在圖1G所示的外部電源電壓線VDD42及外部接地電壓線VSS42上追加了第1突出部8D1和第2突出部8D2并一體形成的電源電壓線。由于外部電源電壓線VDD8a及VDD8b與第1及第2突出部8D1及8D2一體形成為配線，所以后文將之稱為外部電源電壓線VDD8。同樣地，圖8A及圖8C所示的外部接地電壓線VSS8a及VSS8b相當(dāng)于在圖1G所示的外部電源電壓線VDD43及外部接地電壓線VSS43上追加第1突出部8S1和第2突出部8S2并一體形成的電壓線。由于外部接地電壓線VSS8a及VSS8b與突出部8S一體形成為配線，所以后文將之稱為外部接地電壓線VSS8。圖8A～圖8C所示的第7實施方式中的配線部分8相當(dāng)于在圖7A～圖7C所示的第6實施方式中的配線部分7上進行如下變更。即，從第7實施方式中的外部電源電壓線VDD7的突出部7D去掉與外部電源電壓線VDD51或VDD52交叉的第1或第2交叉部以外的部分，或者，從第7實施方式中的外部接地電壓線VSS7的突出部7S去掉與外部接地電壓線VSS51或VSS52交叉的第1或第2交叉部以外的部分。換言之就是，圖8B所示的第7實施方式中的外部電源電壓線VDD8的第1突出部8D1與外部電源電壓線VDD51交叉，并經(jīng)由過孔V連接。另外，外部電源電壓線VDD8的第2突出部8D2與外部電源電壓線VDD52交叉并經(jīng)由過孔V連接。同樣地，圖8C所示的第8實施方式中的外部接地電壓線VSS8的第1突出部8S1與外部接地電壓線VSS51交叉，并經(jīng)由過孔V連接。另外，外部接地電壓線VSS8的第2突出部8S2與外部接地電壓線VSS52交叉，并經(jīng)由過孔V連接。由于本實施方式中的配線部分8的其他構(gòu)成與第6實施方式的一樣，所以不再進行重復(fù)說明。根據(jù)本實施方式，可將外部電源電壓線VDD8a及VDD8b、外部接地電壓線VSS8a及VSS8b之間的布線寬度抑制得較細(xì)。因此，根據(jù)本實施方式，除了可獲得第6實施方式中所獲得的效果之外，還可獲得提高布線性的效果。以上根據(jù)實施方式具體地說明了本案發(fā)明人所作的發(fā)明，但是本發(fā)明并不受到所述實施方式的限定，在不超出其要旨的范圍內(nèi)能夠進行種種變更，在此無需贅言。另外，在技術(shù)上不存在矛盾的范圍內(nèi)，還可將上述各實施方式進行自由組合。