本發(fā)明涉及半導(dǎo)體集成電路制造工藝技術(shù)領(lǐng)域，尤其涉及一種SiGe源/漏區(qū)的制造方法。

背景技術(shù)：
隨著半導(dǎo)體集成電路的發(fā)展，MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)尺寸的減小，不斷地改進(jìn)了集成電路的速度、性能、密度和功能單位成本。進(jìn)入90nm工藝時(shí)代后，隨著集成電路器件尺寸的大幅度減少，源/漏極(elevatedsource/drain)的結(jié)深越來越淺，需要采用選擇性外延技術(shù)(selectiveepiSiGe，縮寫SEG)以增厚源/漏極來作為后續(xù)硅化(silicide)反應(yīng)的犧牲層(sacrificiallayer)，從而降低串聯(lián)電阻。而對(duì)于65/45nm技術(shù)工藝，一種提升PMOS晶體管性能的方法是：刻蝕PMOS源/漏極形成源/漏區(qū)凹槽(即源/漏區(qū)UorSigmashape，“U”或“Σ”形狀)，然后在源/漏區(qū)(S/D)凹槽內(nèi)部外延SiGe層來引入對(duì)溝道的壓應(yīng)力(compressivestress)，這種應(yīng)力使得半導(dǎo)體晶體晶格發(fā)生畸變(拉伸或壓縮)，生成溝道區(qū)域內(nèi)的單軸應(yīng)力(uniaxialstress)，進(jìn)而影響能帶排列和半導(dǎo)體的電荷輸送性能，通過控制在最終器件中的應(yīng)力的大小和分布，提高空穴(hole)的遷移率(mobility)，從而改善器件的性能。嵌入式鍺硅源漏技術(shù)(embeddedSiGe，縮寫eSiGe)是一種用來提高PMOS性能的應(yīng)變硅技術(shù)。它是通過在溝道中產(chǎn)生單軸壓應(yīng)力來增加PMOS的空穴遷移率，從而提高晶體管的電流驅(qū)動(dòng)能力，是45nm及以下技術(shù)代高性能工藝中的核心技術(shù)。其原理是通過在Si上刻蝕出凹槽作為源/漏區(qū)，在凹槽中選擇性地外延生長SiGe層，利用SiGe晶格常數(shù)與Si不匹配，使沿溝道方向的Si受到壓縮產(chǎn)生壓應(yīng)力，從而提高了溝道Si中的空穴遷移率。目前主要采用選擇性外延SiGe(selectiveepiSiGe,SEG)的方法在PMOS的源/漏區(qū)域(PSD)直接外延SiGe薄膜。圖1和圖2顯示了該現(xiàn)有技術(shù)的制造方法，其包括：提供形成有柵極205的N型襯底201，所述柵極205具有犧牲層204保護(hù)，在柵極205和淺溝道隔離STI202之間的襯底201上刻蝕出將要形成源漏的凹槽203；用SEG方法外延SiGe薄膜206，形成具有SiGe的PMOS源/漏區(qū)。其中，用SEG方法外延SiGe薄膜包括，先外延低Ge濃度SiGe緩沖層207(Seedlayer)，然后外延一層高Ge濃度的SiGe主體層208(Bulklayer)，最后外延一層Si蓋帽層209(Sicap)，如圖3所示，最終形成具有SiGe的PMOS源/漏區(qū)。然而，隨著技術(shù)節(jié)點(diǎn)逐漸變小，希望空穴遷移率進(jìn)一步提升即對(duì)溝道的壓應(yīng)力繼續(xù)增加。一種方法是將SiGe薄膜中的Ge含量提高，使SiGe薄膜對(duì)溝道產(chǎn)生的壓應(yīng)力增加。但是，Ge含量的提高會(huì)使SiGe的臨界厚度越來越薄，使SiGe外延工藝的工藝窗口越來越??；而且，較厚的SiGe主體層中的缺陷會(huì)急劇增加，導(dǎo)致應(yīng)力馳豫，溝道受到的壓應(yīng)力降低，空穴遷移率減小，器件性能變差。另一種方法是采用Sigma形的源漏凹槽(Σ型)，縮短溝道長度，使SiGe對(duì)溝道應(yīng)力的影響增強(qiáng)。但是此方法加大了凹槽的刻蝕和SiGe外延工藝的難度，工藝穩(wěn)定性降低，器件良率下降。因此，亟需提供一種在不增加工藝難度的前提下，能有效提高對(duì)溝道應(yīng)力的SiGe源漏的制備方法。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明的目的在于彌補(bǔ)上述現(xiàn)有技術(shù)的不足，提供一種SiGe源/漏區(qū)的制造方法，可以在不增加工藝難度的前提下，能有效提高對(duì)溝道應(yīng)力。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種SiGe源/漏區(qū)的制造方法，其包括以下步驟：步驟S01，提供形成有柵極的N型晶片硅襯底，并在該硅襯底上刻蝕出將要形成源/漏區(qū)的凹槽；步驟S02，在該凹槽中外延生長SiGe緩沖層；步驟S03，在該緩沖層上外延生長SiGe主體層，該主體層中的含Ge濃度高于緩沖層；步驟S04，重復(fù)至少一次步驟S02至步驟S03，形成具有緩沖層和主體層交替層疊的多層結(jié)構(gòu)；步驟S05，在步驟S04形成的多層結(jié)構(gòu)上外延生長Si蓋帽層，形成具有SiGe的PMOS源/漏區(qū)。進(jìn)一步地，步驟S04形成的多層結(jié)構(gòu)包括間隔的多層緩沖層和多層主體層，該多層主體層中最上層主體層的厚度不小于其下方的其他主體層和/或含Ge濃度不低于其下方的其他主體層。進(jìn)一步地，該多層主體層中最上層主體層的厚度大于其下方的其他主體層，并且其含Ge濃度大于其下方的其他主體層。進(jìn)一步地，該多層緩沖層中最下層緩沖層的厚度不小于其上方的其他緩沖層，并且其含Ge濃度不大于其上方的其他緩沖層。進(jìn)一步地，該多層緩沖層中最下層緩沖層的厚度不小于進(jìn)一步地，該緩沖層中的含Ge濃度為10-25％，該主體層中的含Ge濃度為25-60％。進(jìn)一步地，該緩沖層的厚度為SiGe源/漏區(qū)高度的1/10-1/4，該主體層的厚度為SiGe源/漏區(qū)高度的1/8-1/3，并且所有主體層的厚度總和不小于所有緩沖層的厚度總和。進(jìn)一步地，步驟S04中重復(fù)次數(shù)為1-4次。進(jìn)一步地，該緩沖層中的摻雜B濃度為0－1×1019cm-3，該主體層中的摻雜B濃度為1×1019－5×1021cm-3。進(jìn)一步地，步驟S02和步驟S03中外延生長的工藝溫度為400－750℃。本發(fā)明提供的SiGe源/漏區(qū)的制造方法，采用多次緩沖層、主體層交替SiGe外延生長的方法，形成具有緩沖層和主體層交替層疊的多層結(jié)構(gòu)，有效降低了高Ge濃度SiGe主體層厚度，分?jǐn)傊撩恳粚又黧w層中，避免了其厚度超過臨界厚度造成的應(yīng)力馳豫；并且通過進(jìn)一步提高每一層SiGe主體層的Ge含量，使SiGe源漏對(duì)溝道的應(yīng)力增加；本發(fā)明的多次外延使SiGe工藝窗口變大，增強(qiáng)了工藝穩(wěn)定性，從而提升器件性能；本發(fā)明能有效提高應(yīng)力但有不增加工藝難度，工藝穩(wěn)定可控，成本低廉。附圖說明為能更清楚理解本發(fā)明的目的、特點(diǎn)和優(yōu)點(diǎn)，以下將結(jié)合附圖對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行詳細(xì)描述，其中：圖1至圖3是現(xiàn)有技術(shù)中SiGe源/漏區(qū)制造方法的示意圖；圖4是本發(fā)明第一實(shí)施例SiGe源/漏區(qū)的制造方法的流程示意圖；圖5a至圖5h是本發(fā)明第二實(shí)施例SiGe源/漏區(qū)的制造方法各步驟的器件剖視圖；圖6是現(xiàn)有方法制得SiGe源/漏區(qū)的應(yīng)力仿真示意圖；圖7是本發(fā)明第二實(shí)施例制得SiGe源/漏區(qū)的應(yīng)力仿真示意圖；圖8是現(xiàn)有方法制得SiGe源/漏區(qū)的橫向應(yīng)力Sxx分布圖；圖9是本發(fā)明第二實(shí)施例制得SiGe源/漏區(qū)的橫向應(yīng)力Sxx分布圖；圖10是現(xiàn)有方法和本發(fā)明第二實(shí)施例制得SiGe源/漏區(qū)的溝道應(yīng)力對(duì)比圖。具體實(shí)施方式第一實(shí)施例請(qǐng)參閱圖4，本實(shí)施例SiGe源/漏區(qū)的制造方法包括以下步驟：步驟S01，提供形成有柵極的N型晶片硅襯底，并在該硅襯底上刻蝕出將要形成源/漏區(qū)的凹槽；步驟S02，在該凹槽中外延生長SiGe緩沖層；步驟S03，在該緩沖層上外延生長SiGe主體層，該主體層中的含Ge濃度高于緩沖層；步驟S04，重復(fù)一次步驟S02至步驟S03，即在步驟S03生長的主體層之上再生長一層緩沖層和主體層，形成具有緩沖層和主體層交替層疊的多層結(jié)構(gòu)；步驟S05，在步驟S04形成的多層結(jié)構(gòu)上外延生長Si蓋帽層，形成具有SiGe的PMOS源/漏區(qū)。本實(shí)施例采用多次緩沖層、主體層交替SiGe外延生長的方法，形成具有緩沖層和主體層交替層疊的多層結(jié)構(gòu)，有效降低了每層高Ge濃度SiGe主體層厚度，分?jǐn)傊撩恳粚又黧w層中，避免了其厚度超過臨界厚度(即保持材料熱穩(wěn)定性的最大厚度。當(dāng)SiGe薄膜小于臨界厚度，外延層應(yīng)力保持，晶體質(zhì)量完好；當(dāng)SiGe薄膜厚度超出臨界厚度，由于應(yīng)力過大，會(huì)在SiGe外延層中形成大量的位錯(cuò)dislocation，應(yīng)力被釋放，惡化SiGe單晶的質(zhì)量)造成的應(yīng)力馳豫；并且通過進(jìn)一步提高每一層SiGe主體層的Ge含量，使SiGe源漏對(duì)溝道的應(yīng)力增加；本發(fā)明的多次外延使SiGe工藝窗口變大，增強(qiáng)了工藝穩(wěn)定性，從而提升器件性能；本發(fā)明能有效提高應(yīng)力但有不增加工藝難度，工藝穩(wěn)定可控，成本低廉。第二實(shí)施例請(qǐng)參閱圖5a至圖5h，本實(shí)施例SiGe源/漏區(qū)的制造方法包括以下步驟：步驟S01，如圖5a所示，提供形成有柵極304的N型晶片硅襯底301，該柵極304具有犧牲層保護(hù)，并在柵極304和淺溝道隔離STI302之間的硅襯底301上刻蝕出將要形成源/漏區(qū)的凹槽303；其中，凹槽303的深度為步驟S02，如圖5b所示，采用低溫外延方法，在凹槽303中沉積第一緩沖層(SiGe薄膜)305；其中，第一緩沖層含Ge濃度為20％，厚度為步驟S03，如圖5c所示，采用低溫外延方法，在第一緩沖層305上沉積第一主體層(SiGe薄膜)306；其中，第一主體層含Ge濃度為50％，厚度為B摻雜濃度5e19cm-3；步驟S04，如圖5d所示，采用低溫外延方法，在第一主體層306上沉積第二緩沖層307；其中，第二緩沖層含Ge濃度為20％，厚度為步驟S05，如圖5e所示，采用低溫外延方法，在第二緩沖層307上沉積第二主體層308；其中，第二主體層含Ge濃度為50％，厚度為B摻雜濃度5e19cm-3；步驟S06，如圖5f所示，采用低溫外延方法，在第二主體層308上沉積第三緩沖層309；其中，第三緩沖層含Ge濃度為20％，厚度為步驟S07，如圖5g所示，采用低溫外延方法，在第三緩沖層309上沉積第三主體層310；其中，第三主體層含Ge濃度為50％，厚度為B摻雜濃度5e19cm-3；步驟S08，在步驟S07形成的多層結(jié)構(gòu)上，采用低溫外延方法沉積Si蓋帽層(薄膜)311，形成具有SiGe的PMOS源/漏區(qū)，其中，Si蓋帽層厚度為B摻雜濃度5e20cm-3。在本實(shí)施例中，步驟S07后形成了包括間隔的多層緩沖層和多層主體層的多層結(jié)構(gòu)，該多層主體層中最上層主體層，即第三主體層310的厚度較佳地為不小于其下方的第二主體層和第一主體層，其含Ge濃度較佳地不低于其下方的第二主體層和第一主體層，這是因?yàn)榈谌黧w層最靠近溝道，對(duì)溝道的應(yīng)力貢獻(xiàn)最大，最大厚度和/或最高Ge濃度的主體層可以最大程度增加對(duì)溝道的應(yīng)力；更佳地，該第三主體層的厚度大于其下方的其他主體層，并且其含Ge濃度大于其下方的其他主體層。另一方面，可以進(jìn)一步提高主體層的含Ge量，來增加對(duì)溝道的應(yīng)力，但其厚度必須控制在臨界厚度之下。根據(jù)實(shí)際需要，每層主體層的厚度和Ge含量可以進(jìn)行調(diào)節(jié)。在本實(shí)施例中，該多層緩沖層中最下層緩沖層，即第一緩沖層305的厚度較佳地為不小于其上方的第二緩沖層和第三緩沖層，其含Ge濃度較佳地不大于其上方的第二緩沖層和第三緩沖層，以防止B(硼)的擴(kuò)散進(jìn)入溝道影響器件開關(guān)特性；更佳地，該第一緩沖層的厚度不小于根據(jù)實(shí)際需要，每層緩沖層的厚度和Ge含量可以進(jìn)行調(diào)節(jié)。其中，每層緩沖層中的含Ge濃度較佳地為10-25％，每層主體層中的含Ge濃度較佳地為25-60％。每層緩沖層的厚度較佳地為SiGe源/漏區(qū)高度的1/10-1/4，每層主體層的厚度較佳地為SiGe源/漏區(qū)高度的1/8-1/3，可根據(jù)實(shí)際需要進(jìn)行調(diào)節(jié)，并且所有主體層的厚度總和不小于所有緩沖層的厚度總和，以增加主體層對(duì)溝道應(yīng)力的貢獻(xiàn)。本實(shí)施例中，緩沖層和主體層外延生長的重復(fù)次數(shù)為兩次，具體應(yīng)用中的重復(fù)次數(shù)可以根據(jù)Ge濃度和B摻雜濃度以及源漏深度等因素合理選擇。交替重復(fù)次數(shù)太少，不能有效提高薄膜質(zhì)量；次數(shù)太多，生成效率太低，因此較佳地次數(shù)為1-4次。本實(shí)施例中，緩沖層不摻雜B，主體層的B摻雜濃度為5e19cm-3。SiGe薄膜中的B摻雜濃度的增加能有效降低源漏的寄生電阻，但是B摻雜濃度過大時(shí)，容易造成SiGe三維生長造成薄膜缺陷，引發(fā)應(yīng)力馳豫，因此，緩沖層中的摻雜B濃度較佳地為0－1×1019cm-3，主體層中的摻雜B濃度較佳地為1×1019－5×1021cm-3。本實(shí)施例中，低溫外延生長的工藝溫度較佳地為400－750℃，其中，緩沖層的外延溫度為690℃，主體層的外延溫度為620℃，蓋帽層的外延溫度為620℃。請(qǐng)繼續(xù)參閱圖6至圖10，圖6是現(xiàn)有方法制得SiGe源/漏區(qū)的應(yīng)力仿真示意圖，圖7是本發(fā)明第二實(shí)施例制得SiGe源/漏區(qū)的應(yīng)力仿真示意圖，圖8是現(xiàn)有方法制得SiGe源/漏區(qū)的橫向應(yīng)力Sxx(Stress-XX)分布圖，圖9是本發(fā)明第二實(shí)施例制得SiGe源/漏區(qū)的橫向應(yīng)力Sxx分布圖，圖10是現(xiàn)有方法和本發(fā)明第二實(shí)施例制得SiGe源/漏區(qū)的溝道應(yīng)力對(duì)比圖。其中，圖6至圖10是由Synopsys公司的TCAD仿真軟件Sentaurus得到。如圖6所示，現(xiàn)有方法制得SiGe源漏區(qū)包括20％Ge的SiGe緩沖層(seed)、40％Ge的SiGe主體層(bulk，B摻雜濃度5e19cm-3)以及Si蓋帽層(cap，B摻雜濃度5e20cm-3)，從圖中可見，現(xiàn)有方法制得的較厚主體層對(duì)溝道的應(yīng)力較??；而如圖7所示，本實(shí)施例制得的多層結(jié)構(gòu)對(duì)溝道的應(yīng)力明顯增大。在實(shí)際工藝過程中，發(fā)現(xiàn)外延較厚的主體層產(chǎn)生缺陷的概率急劇增加，缺陷如位錯(cuò)dislocation等會(huì)導(dǎo)致應(yīng)力馳豫，溝道受到的壓應(yīng)力降低，空穴遷移率減小，器件性能變差；本實(shí)施例的主體層由于厚度低于臨界厚度，因此缺陷產(chǎn)生概率大大降低，并且可以通過提升主體層的Ge含量，使溝道的應(yīng)力進(jìn)一步增大，從而提高器件性能。如圖8和圖9所示，采用本實(shí)施例多次緩沖層、主體層SiGe外延結(jié)構(gòu)的PMOS在源漏區(qū)域壓應(yīng)力相較于現(xiàn)有方法明顯增大。如圖10所示，采用本實(shí)施例的方法，PMOS溝道應(yīng)力從-1.04×109Pa提升到-1.25×109Pa(壓應(yīng)力為負(fù)數(shù)，絕對(duì)值越大，壓應(yīng)力越大)，可見本發(fā)明能有效提升溝道應(yīng)力。第三實(shí)施例本實(shí)施例SiGe源/漏區(qū)的制造方法包括以下步驟：步驟S01，提供形成有柵極的N型晶片硅襯底，該柵極具有犧牲層保護(hù)，并在柵極和淺溝道隔離STI之間的硅襯底上刻蝕出將要形成源/漏區(qū)的凹槽；其中，凹槽的深度為步驟S02，采用低溫外延方法，在凹槽中沉積第一緩沖層；其中，第一緩沖層含Ge濃度為15％，厚度為外延溫度為720℃；步驟S03，采用低溫外延方法，在第一緩沖層上沉積第一主體層；其中，第一主體層含Ge濃度為35％，厚度為B摻雜濃度1e19cm-3，外延溫度為640℃；步驟S04，采用低溫外延方法，在第一主體層上沉積第二緩沖層；其中，第二緩沖層含Ge濃度為20％，厚度為B摻雜濃度0.5e19cm-3，外延溫度為690℃；步驟S05，采用低溫外延方法，在第二緩沖層上沉積第二主體層；其中，第二主體層含Ge濃度為45％，厚度為B摻雜濃度5e19cm-3，外延溫度為600℃；步驟S06，采用低溫外延方法，在第二主體層上沉積第三緩沖層；其中，第三緩沖層含Ge濃度為25％，厚度為B摻雜濃度0.5e19cm-3，外延溫度為670℃；步驟S07，采用低溫外延方法，在第三緩沖層上沉積第三主體層；其中，第三主體層含Ge濃度為50％，厚度為B摻雜濃度5e19cm-3，外延溫度為550℃；步驟S08，采用低溫外延方法，在第三主體層上沉積第四緩沖層；其中，第四緩沖層含Ge濃度為30％，厚度為B摻雜濃度0.8e19cm-3，外延溫度為650℃；步驟S09，采用低溫外延方法，在第四緩沖層上沉積第四主體層；其中，第四主體層含Ge濃度為55％，厚度為B摻雜濃度3e20cm-3，外延溫度為500℃；步驟S010，在步驟S09形成的多層結(jié)構(gòu)上，采用低溫外延方法沉積Si蓋帽層，形成具有SiGe的PMOS源/漏區(qū)，其中，Si蓋帽層厚度為B摻雜濃度1e21cm-3。本實(shí)施例中，多層主體層中的最上層主體層，即第四主體層具有最大厚度和最高Ge含量，可以最大程度增加對(duì)溝道的應(yīng)力；多層緩沖層中的最下層緩沖層，即第一緩沖層具有最大厚度和最低Ge含量，以防止B的擴(kuò)散進(jìn)入溝道影響器件開關(guān)特性。