本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。

背景技術(shù)：

隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，工藝節(jié)點逐漸減小，后柵(gate-last)工藝得到了廣泛應(yīng)用，以獲得理想的閾值電壓，改善器件性能。但是當(dāng)器件的特征尺寸進一步下降時，即使采用后柵工藝，常規(guī)的MOS場效應(yīng)管的結(jié)構(gòu)也已經(jīng)無法滿足對器件性能的需求，鰭式場效應(yīng)晶體管(Fin FET)作為一種多柵器件得到了廣泛的關(guān)注。

對與鰭式場效應(yīng)晶體管而言，隨著晶體管尺寸的不斷縮小，晶體管的源漏寄生電阻對晶體管的性能的影響越發(fā)顯著，降低源漏電阻，尤其是降低晶體管源漏極表面形成的金屬硅化物電阻對于提高晶體管性能顯得尤為重要。

目前，通常可以通過提高源漏極的摻雜濃度，降低源漏極與金屬硅化物之間的肖特基勢壘來降低鰭式場效應(yīng)晶體管的源漏極寄生電容。

現(xiàn)有技術(shù)通常通過源漏離子注入對鰭式場效應(yīng)晶體管的源漏極進行離子摻雜，但是由于離子注入容易造成晶格損傷，所以在進行離子注入之后，還需要進行退火以激活摻雜離子同時修復(fù)晶格損傷，在退火過程中，摻雜離子容易發(fā)生擴散，使得源漏極內(nèi)的摻雜離子濃度下降；并且，在形成源漏極之后，還需要在晶體管表面形成介質(zhì)層，然后刻蝕所述介質(zhì)層，形成位于源漏極表面的接觸孔，再在所述源漏極表面形成金屬硅化物，刻蝕介質(zhì)層形成接觸孔的過程也容易對源漏極表面造成損傷，使得源漏極內(nèi)的摻雜離子損失。從而現(xiàn)有技術(shù)很難提高源漏極內(nèi)的摻雜離子濃度，使得現(xiàn)有技術(shù)形成的鰭式場效應(yīng)晶體管的性能還有待進一步的降低。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，提高形成的半導(dǎo)體結(jié)構(gòu)的性能。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一區(qū)域，所述第一區(qū)域上形成有第一鰭部，所述半導(dǎo)體襯底上還形成有隔離層，所述隔離層表面低于第一鰭部的頂部表面，且覆蓋第一鰭部的部分側(cè)壁；在所述隔離層上形成橫跨第一鰭部的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)覆蓋第一鰭部的側(cè)壁和頂部；在第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部內(nèi)形成第一源漏區(qū)；在所述半導(dǎo)體襯底上形成介質(zhì)層，所述介質(zhì)層覆蓋半導(dǎo)體襯底、第一鰭部、第一柵極結(jié)構(gòu)、第一源漏區(qū)；刻蝕第一區(qū)域上的介質(zhì)層，形成位于第一源漏區(qū)表面的第一接觸孔，所述第一接觸孔暴露出第一源漏區(qū)表面；在所述第一源漏區(qū)表面形成第一半導(dǎo)體外延層，同時采用原位摻雜工藝使所述第一半導(dǎo)體外延層內(nèi)摻雜有第一類型摻雜離子；在所述第一半導(dǎo)體外延層表面形成金屬硅化物層；形成填充滿所述第一接觸孔的金屬插塞。

可選的，所述半導(dǎo)體襯底還包括第二區(qū)域，所述第二區(qū)域上形成有第二鰭部，所述半導(dǎo)體襯底上還形成有隔離層，所述隔離層表面低于第二鰭部的頂部表面，且覆蓋第二鰭部的部分側(cè)壁；還包括：在所述隔離層上形成橫跨第二鰭部的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)覆蓋第二鰭部的側(cè)壁和頂部；在第二柵極結(jié)構(gòu)兩側(cè)的第二鰭部內(nèi)形成第二源漏區(qū)；所述介質(zhì)層還覆蓋第二鰭部、第二柵極結(jié)構(gòu)、第二源漏區(qū)。

可選的，還包括：在形成所述第一半導(dǎo)體外延層之后，形成填充滿第一接觸孔的保護層；刻蝕第二區(qū)域上的介質(zhì)層，形成位于第二源漏區(qū)表面的第二接觸孔，所述第二接觸孔暴露出第二源漏區(qū)表面；在所述第二源漏區(qū)表面形成第二半導(dǎo)體外延層，同時采用原位摻雜工藝使所述第二半導(dǎo)體外延層內(nèi)摻雜有第二類型摻雜離子；去除所述第一接觸孔內(nèi)的保護層；在所述第一半導(dǎo)體外延層表面形成金屬硅化物層的同時，在第二半導(dǎo)體外延層表面形成金屬硅化物層；形成填充滿所述第一接觸孔的金屬插塞的同時，形成填充滿第二接觸孔的金屬插塞。

可選的，所述第一區(qū)域為PFET區(qū)域，第二區(qū)域為NFET區(qū)域，第一類型摻雜離子為P型摻雜離子，第二類型摻雜離子為N型摻雜離子。

可選的，所述第一半導(dǎo)體外延層的材料為Si或SiGe。

可選的，還包括采用原位摻雜工藝在第一半導(dǎo)體外延層內(nèi)摻雜Al。

可選的，所述Al的摻雜濃度為1E13atom/cm³～1E14atom/cm³。

可選的，所述第一半導(dǎo)體外延層內(nèi)的第一類型摻雜離子摻雜濃度小于或等于所述第一半導(dǎo)體外延層對所述第一類型摻雜離子的固溶度。

可選的，所述第二半導(dǎo)體外延層的材料為Si。

可選的，還包括采用原位摻雜工藝在第二半導(dǎo)體外延層內(nèi)摻雜Se。

可選的，所述Se的摻雜濃度為1E13atom/cm³～1E14atom/cm³。

可選的，所述第二半導(dǎo)體外延層內(nèi)的第二類型摻雜離子摻雜濃度小于或等于所述第二半導(dǎo)體外延層對所述第二類型摻雜離子的固溶度。

可選的，采用選擇性外延工藝形成所述第一半導(dǎo)體外延層和第二半導(dǎo)體外延層。

可選的，所述保護層的材料為SiN、BN、SiOC或無定形碳等。

可選的，形成所述保護層的方法包括：形成填充滿所述第一接觸孔并覆蓋介質(zhì)層的保護材料層；對所述保護材料層進行平坦化，去除位于介質(zhì)層上的部分保護材料層，形成填充滿所述第一接觸孔的保護層。

可選的，采用回刻蝕工藝或化學(xué)機械平坦化工藝對所述保護材料層進行平坦化。

可選的，形成所述金屬硅化物層的方法包括：在所述第一接觸孔、第二接觸孔內(nèi)壁表面以及介質(zhì)層表面形成金屬層；進行退火處理，使所述金屬層與第一半導(dǎo)體外延層、第二半導(dǎo)體外延層反應(yīng)，形成金屬硅化物層；去除未參加反應(yīng)的金屬層。

可選的，所述金屬層的材料包括Ni、Co、W、Ti、Ta、Mo或Zr。

可選的，所述第一源漏區(qū)的材料為SiGe，所述第二源漏區(qū)的材料為SiC。

為解決上述問題，本發(fā)明的實施例還提供一種采用上述方法形成的半導(dǎo)體結(jié)構(gòu)，包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一區(qū)域，所述第一區(qū)域上形成有第一鰭部，所述半導(dǎo)體襯底上還形成有隔離層，所述隔離層表面低 于第一鰭部的頂部表面，且覆蓋第一鰭部的部分側(cè)壁；位于所述隔離層上的橫跨第一鰭部的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)覆蓋第一鰭部的側(cè)壁和頂部；位于第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部內(nèi)的第一源漏區(qū)；位于所述半導(dǎo)體襯底上的介質(zhì)層，所述介質(zhì)層覆蓋半導(dǎo)體襯底、第一鰭部、第一柵極結(jié)構(gòu)；位于所述介質(zhì)層內(nèi)的第一接觸孔，所述第一接觸孔位于第一源漏區(qū)表面；位于所述第一源漏區(qū)表面的第一半導(dǎo)體外延層，所述第一半導(dǎo)體外延層內(nèi)摻雜有第一類型摻雜離子；位于所述第一半導(dǎo)體外延層表面的金屬硅化物層；填充滿所述第一接觸孔的金屬插塞。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明的技術(shù)方案中，在第一區(qū)域上形成橫跨第一鰭部的第一柵極結(jié)構(gòu)、位于第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部內(nèi)形成第一源漏區(qū)之后，在所述半導(dǎo)體襯底上形成介質(zhì)層，所述介質(zhì)層覆蓋半導(dǎo)體襯底、第一鰭部、第一柵極結(jié)構(gòu)、第一源漏區(qū)；然后刻蝕所述介質(zhì)層，形成位于第一源漏區(qū)表面的第一接觸孔；在第一源漏區(qū)表面形成第一半導(dǎo)體外延層，同時采用原位摻雜工藝使所述第一半導(dǎo)體外延層內(nèi)摻雜有第一類型摻雜離子；再在所述第一半導(dǎo)體外延層表面形成金屬硅化物層，并形成填充滿所述第一接觸孔的金屬插塞。由于通過原位摻雜工藝使所述第一半導(dǎo)體外延層內(nèi)摻雜有第一類型摻雜離子，所以，可以通過外延工藝中摻雜氣體的濃度調(diào)整第一半導(dǎo)體外延層內(nèi)的第一類型摻雜離子濃度，使第一類型摻雜離子的濃度盡量高，從而降低所述第一半導(dǎo)體外延層的電阻。與采用離子注入工藝使第一源漏區(qū)內(nèi)摻雜第一類型摻雜離子相比，采用原位摻雜工藝進行摻雜形成第一半導(dǎo)體外延層之后，可以直接在所述第一半導(dǎo)體外延層表面形成金屬硅化物層，不需要在進行摻雜之后，進行退火激活等后續(xù)處理，可以避免摻雜離子擴散，導(dǎo)致濃度下降，從而能夠有效降低第一區(qū)域上形成的晶體管寄生電阻。

進一步，所述半導(dǎo)體襯底還包括第二區(qū)域，在形成第一源漏區(qū)表面的第一半導(dǎo)體外延層之后，在第一接觸孔內(nèi)形成保護層，在第二區(qū)域的第二源漏區(qū)表面形成第二接觸孔，在第二源漏區(qū)表面形成第二半導(dǎo)體外延層，并且通過原位摻雜工藝使所述第二半導(dǎo)體外延層內(nèi)摻雜有第二類型摻雜離子，從而有效降低第二區(qū)域上形成的晶體管的寄生電阻。

進一步，所述第一區(qū)域為PFET區(qū)域，第二區(qū)域為NFET區(qū)域，所述第一類型摻雜離子為P型摻雜離子，第二類型摻雜離子為N型摻雜離子。還可以采用原位摻雜工藝在所述第一半導(dǎo)體外延層內(nèi)摻雜Al，用于降低所述第一半導(dǎo)體外延層與金屬硅化物層之間的肖特基勢壘；還可以采用原位摻雜工藝在所述第二半導(dǎo)體外延層內(nèi)摻雜Se，用于降低所述第二半導(dǎo)體外延層與金屬硅化物層之間的肖特基勢壘。從而進一步降低所述半導(dǎo)體結(jié)構(gòu)的寄生電阻。

附圖說明

圖1至圖13是本發(fā)明的實施例的半導(dǎo)體結(jié)構(gòu)的形成過程的結(jié)構(gòu)示意圖。

具體實施方式

如背景技術(shù)中所述，現(xiàn)有技術(shù)形成的鰭式場效應(yīng)晶體管的性能還有待進一步的提高。

本發(fā)明的實施例中，在半導(dǎo)體襯底上形成橫跨第一鰭部的第一柵極結(jié)構(gòu)以及位于第一柵極結(jié)構(gòu)兩側(cè)的第一源漏區(qū)之后，形成覆蓋所述第一柵極結(jié)構(gòu)和第一源漏區(qū)的介質(zhì)層，然后刻蝕介質(zhì)層，形成位于第一源漏區(qū)表面的第一接觸孔，在所述第一源漏區(qū)表面形成N型摻雜的第一半導(dǎo)體外延層，然后直接在所述第一半導(dǎo)體外延層表面形成金屬硅化物層，可以避免所述第一半導(dǎo)體外延層內(nèi)的摻雜離子損失，避免摻雜離子濃度下降，從而可以降低形成的晶體管的寄生電容。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

請參考圖1和圖2，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底包括第一區(qū)域，所述第一區(qū)域上形成有第一鰭部101。圖1為俯視示意圖；圖2為沿圖1中割線AA’的剖面示意圖。

所述半導(dǎo)體襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導(dǎo)體材料，所述半導(dǎo)體襯底100可以是體材料也可以是復(fù)合結(jié)構(gòu)如絕緣體上硅。本領(lǐng)域的技術(shù)人員可以根據(jù)半導(dǎo)體襯底100上形成的半導(dǎo)體器件選擇所述半導(dǎo)體襯底100的類型，因此所述半導(dǎo)體襯底100的類型不應(yīng)限制本發(fā)明的保護范圍。本實施例中，所述半導(dǎo)體襯底100的材料為單晶硅，且所述半導(dǎo)體襯底100 的表面晶面為(100)。在本發(fā)明的其他實施例中，也可以采用表面為其他晶面的半導(dǎo)體襯底。

本實施例中，所述第一區(qū)域為PFET區(qū)域。本實施例中，所述半導(dǎo)體襯底100還包括第二區(qū)域，所述第二區(qū)域為NFET區(qū)域，在所述NFET區(qū)域上形成有第二鰭部102。在本發(fā)明的其他實施例中，所述第一區(qū)域為NFET區(qū)域，第二區(qū)域為PFET區(qū)域。

所述NFET區(qū)域用于形成N型鰭式場效應(yīng)晶體管，所述PFET區(qū)域用于形成P型鰭式場效應(yīng)晶體管。所述NFET區(qū)域和PFET區(qū)域可以相鄰或不相鄰，本實施例中，所述NFET區(qū)域和PFET區(qū)域為相鄰區(qū)域。

本實施例中，通過刻蝕半導(dǎo)體襯底100在PFET區(qū)域上形成所述第一鰭部101、在NFET區(qū)域上形成第二鰭部102。在本發(fā)明的其他實施例中，還可以在半導(dǎo)體襯底100上形成外延層之后，刻蝕所述外延層形成所述第一鰭部101和第二鰭部102。所述第一鰭部101和第二鰭部102中根據(jù)形成的鰭式場效應(yīng)晶體管的類型不同可以摻雜有不同類型的雜質(zhì)離子，所述雜質(zhì)離子的類型與晶體管的類型相反。

所述第一鰭部101和第二鰭部102的數(shù)量大于或等于一個，本實施例中，以一個第一鰭部101、一個第二鰭部102作為示例。

本實施例中，所述第一鰭部101和第二鰭部102的寬度相同。形成所述第一鰭部101和第二鰭部102的方法包括：采用自對準(zhǔn)雙重圖形工藝，在所述半導(dǎo)體襯底100表面形成若干掩膜圖形，所述掩膜圖形的寬度相同；以所述掩膜圖形為掩膜，刻蝕所述半導(dǎo)體襯底，形成所述第一鰭部101和第二鰭部102。

請參考圖3，在所述半導(dǎo)體襯底100上形成隔離層200，所述隔離層200表面低于第一鰭部101的頂部表面，且覆蓋第一鰭部101的部分側(cè)壁。圖3以及后續(xù)附圖除非特別說明，都是在圖2剖面圖基礎(chǔ)上的示意圖。

本實施例中，所述隔離層200表面還低于第二鰭部102的頂部表面，且覆蓋第二鰭部102的部分側(cè)壁。

所述隔離層200的材料可以是氧化硅、氮化硅、碳氧化硅等絕緣介質(zhì)材 料，所述隔離層200作為相鄰鰭部之間的隔離結(jié)構(gòu)，以及后續(xù)形成的柵極結(jié)構(gòu)與半導(dǎo)體襯底100之間的隔離結(jié)構(gòu)。

形成所述隔離層200的方法包括：采用化學(xué)氣相沉積工藝或旋涂工藝，在所述半導(dǎo)體襯底100表面形成隔離材料層，所述隔離材料層覆蓋第一鰭部101和第二鰭部102；對所述隔離材料層進行平坦化，使所述隔離材料層的表面與第一鰭部101和第二鰭部102的頂面齊平；回刻蝕所述隔離材料層，形成隔離層200，使所述隔離層200的表面低于第一鰭部101和第二鰭部102的頂面，暴露出第一鰭部101以及第二鰭部102的頂面和部分側(cè)壁。

本發(fā)明的其他實施例中，在形成所述隔離層200之前，還可以先形成一層墊氧化層。

請參考圖4，在所述隔離層200上形成橫跨第一鰭部101的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)覆蓋第一鰭部101的側(cè)壁和頂部；在第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部101內(nèi)形成第一源漏區(qū)117。

本實施例中，還包括在所述隔離層200上形成橫跨第二鰭部102的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)覆蓋第二鰭部102的側(cè)壁和頂部；在第二柵極結(jié)構(gòu)兩側(cè)的第二鰭部102內(nèi)形成第二源漏區(qū)127。

所述第一柵極結(jié)構(gòu)包括第一界面層111、第一柵介質(zhì)層112、第一蓋帽層113、第一功函數(shù)層114和第一柵極115。其中，第一界面層111的材料為氧化硅，用于提高第一鰭部101與第一柵介質(zhì)層112之間的界面質(zhì)量；第一柵介質(zhì)層112的材料為氧化鉿、氧化鋯、氧化鋁或氧化鑭等高K介質(zhì)材料；所述第一蓋帽層113的材料為氮化鈦，用于保護所述第一柵介質(zhì)層112；第一功函數(shù)層114的材料為TiN、TiAl或TaN等，用于調(diào)節(jié)第一柵極結(jié)構(gòu)的功函數(shù)；第一柵極115的材料為Al、Ti、Au、Cu或Ag等金屬材料。所述第一柵極結(jié)構(gòu)側(cè)壁表面具有第一側(cè)墻116，所述第一側(cè)墻116的材料為氮化硅。

所述第二柵極結(jié)構(gòu)包括第二界面層121、第二柵介質(zhì)層122、第二蓋帽層123、第二功函數(shù)層124和第二柵極125。其中，第二界面層121的材料為氧化硅，用于提高第二鰭部102與第二柵介質(zhì)層122之間的界面質(zhì)量；第二柵介質(zhì)層122的材料為氧化鉿、氧化鋯、氧化鋁或氧化鑭等高K介質(zhì)材料；所 述第二蓋帽層123的材料為氮化鈦，用于保護所述第二柵介質(zhì)層122；第二功函數(shù)層124的材料為TiN、TiAl或TaN等，用于調(diào)節(jié)第二柵極結(jié)構(gòu)的功函數(shù)；第二柵極125的材料為Al、Ti、Au、Cu或Ag等金屬材料。所述第二柵極結(jié)構(gòu)側(cè)壁表面具有第二側(cè)墻126，所述第二側(cè)墻126的材料為氮化硅。

本實施例中，形成所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的方法包括：形成橫跨第一鰭部101的第一偽柵結(jié)構(gòu)和橫跨第二鰭部102的第二偽柵結(jié)構(gòu)，所述第一偽柵結(jié)構(gòu)覆蓋部分隔離層200，以及第一鰭部101頂部和側(cè)壁、所述第二偽柵結(jié)構(gòu)覆蓋部分隔離層200、第二鰭部102頂部和側(cè)壁，所述第一偽柵結(jié)構(gòu)側(cè)壁表面具有第一側(cè)墻116，所述第二偽柵結(jié)構(gòu)側(cè)壁表面具有第二側(cè)墻126；在所述隔離層200上形成第一介質(zhì)層300，所述第一介質(zhì)層300覆蓋第一鰭部101和第二鰭部102，且所述第一介質(zhì)層300的表面與第一偽柵結(jié)構(gòu)、第二偽柵結(jié)構(gòu)的頂部表面齊平；去除所述第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)，在PFET區(qū)域上形成第一凹槽，在NFET區(qū)域上形成第二凹槽，然后在所述第一凹槽內(nèi)形成第一柵極結(jié)構(gòu)，在第二凹槽內(nèi)形成第二柵極結(jié)構(gòu)。本實施例中，在形成所述第一介質(zhì)層300之前，先形成刻蝕阻擋層301，作為后續(xù)刻蝕第一介質(zhì)層300時的刻蝕停止層，所述刻蝕阻擋層301的材料為氮化硅。所述第一介質(zhì)層300的材料為氧化硅。

所述第一源漏區(qū)117的材料為SiGe，所述第二源漏區(qū)127的材料為SiC。所述第一源漏區(qū)117和第二源漏區(qū)127在第一介質(zhì)層300之前形成。在形成第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)之后，刻蝕第一偽柵結(jié)構(gòu)兩側(cè)的第一鰭部，在第一偽柵結(jié)構(gòu)兩側(cè)的第一鰭部內(nèi)形成凹槽，在所述凹槽內(nèi)形成第一源漏區(qū)117；刻蝕第二偽柵結(jié)構(gòu)兩側(cè)的第二鰭部，在第二偽柵結(jié)構(gòu)兩側(cè)的第二鰭部內(nèi)形成凹槽，在所述凹槽內(nèi)形成第二源漏區(qū)127。在形成所述第一源漏區(qū)117和第二源漏區(qū)127之后，可以對所述第一源漏區(qū)117和第二源漏區(qū)127進行輕摻雜離子注入，具體的，可以對所述第一源漏區(qū)117進行P型輕摻雜離子注入，對第二源漏區(qū)127進行N型輕摻雜離子注入。本實施例中，所述第一源漏區(qū)117具有Σ側(cè)壁，所述第二源漏區(qū)127具有垂直側(cè)壁。

請參考圖5，在所述第一介質(zhì)層300上形成第二介質(zhì)層400，所述第一介質(zhì)層300和第二介質(zhì)層400構(gòu)成位于半導(dǎo)體襯底100上的介質(zhì)層，所述介質(zhì) 層覆蓋半導(dǎo)體襯底100、第一鰭部101、第一柵極結(jié)構(gòu)、第一源漏區(qū)117。

本實施例中，所述介質(zhì)層還覆蓋第二鰭部102、第二柵極結(jié)構(gòu)和第二源漏區(qū)127。

所述第二介質(zhì)層400的材料為氧化硅，可以采用化學(xué)氣相沉積工藝、旋涂工藝形成所述第二介質(zhì)層400。

后續(xù)刻蝕所述第二介質(zhì)層400、第一介質(zhì)層300形成位于第一源漏區(qū)117表面的第一接觸孔，位于第二源漏區(qū)127表面的第二接觸孔。

請參考圖6，刻蝕PFET區(qū)域上的介質(zhì)層，形成位于第一源漏區(qū)117表面的第一接觸孔401，所述第一接觸孔401暴露出第一源漏區(qū)117表面。

具體的，本實施例中，可以采用干法刻蝕工藝，依次刻蝕所述第二介質(zhì)層400、第一介質(zhì)層300、刻蝕阻擋層301至第一源漏區(qū)117表面，形成第一接觸孔401。

在形成所述第一接觸孔401之前，可以在第二介質(zhì)層400表面形成具有開口的圖形化掩膜層，所述開口位于第一源漏區(qū)117上方，定義出待形成的第一接觸孔401的位置和尺寸，然后以所述圖形化掩膜層為掩膜，刻蝕所述介質(zhì)層至第一源漏區(qū)117表面，形成第一接觸孔401，然后去除所述圖形化掩膜層。

所述干法刻蝕工藝可以采用的刻蝕氣體為CF₄、CHF₃、C₂F₆中的一種或幾種氣體。本實施例中，采用的刻蝕氣體為CF₄，緩沖氣體為He，壓強為20mTorr～200mTorr，其中CF₄的流速為50sccm～1000sccm，He的流速為50sccm～1000sccm。

請參考圖7，在所述第一源漏區(qū)117表面形成第一半導(dǎo)體外延層402，同時采用原位摻雜工藝使所述第一半導(dǎo)體外延層402內(nèi)摻雜有第一類型摻雜離子。

本實施例中，所述第一區(qū)域為PFET區(qū)域，所以所述第一半導(dǎo)體外延層402的材料為Si或SiGe，可以采用選擇性外延工藝形成所述第一半導(dǎo)體外延層402。本實施例中，所述第一半導(dǎo)體外延層402的材料為SiGe。并且，本 實施例中，在進行選擇性外延的過程中，可以在反應(yīng)氣體中通入具有第一類型摻雜離子的摻雜氣體，進行原位摻雜，使得形成的第一半導(dǎo)體外延層402內(nèi)具有第一類型摻雜離子。本實施例中，所述第一類型摻雜離子為P型摻雜離子，為所述第一區(qū)域上形成的P型鰭式場效應(yīng)晶體管提供載流子。

本實施例中，形成所述第一半導(dǎo)體外延層402所采用的反應(yīng)氣體包括：包括鍺源氣體、硅源氣體、HCl和H₂，其中，鍺源氣體為GeH₄，硅源氣體包括SiH₄或SiH₂Cl₂，鍺源氣體、硅源氣體和HCl的氣體流量為1sccm～1000sccm，H₂的流量為0.1slm～50slm，所述選擇性外延工藝的溫度為500℃～800℃，壓強為1Torr～100Torr，所述外延氣體還包括摻雜氣體，所述摻雜氣體包括B₂H₆，所述摻雜氣體的流量為1sccm～1000sccm。本實施例中，所述第一半導(dǎo)體外延層402內(nèi)的P型摻雜離子濃度小于或等于所述第一半導(dǎo)體外延層402對P型摻雜離子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述P型摻雜離子的摻雜濃度越大，所述第一半導(dǎo)體外延層402的電阻越小，形成的晶體管的寄生電容越小。

在本發(fā)明的其他實施例中，還可以在形成所述第一半導(dǎo)體外延層402的過程中，在反應(yīng)氣體中通入含Al的氣體，采用原位摻雜工藝在第一半導(dǎo)體外延層402內(nèi)摻雜Al。具體的，通入的含Al氣體可以是AlCl₃或AlH₃，流量為1sccm～1000sccm。所述第一半導(dǎo)體外延層402內(nèi)Al的摻雜濃度可以為1E13atom/cm³～1E14atom/cm³，所述Al離子可以降低后續(xù)在第一半導(dǎo)體外延層402表面形成的金屬硅化物層與所述第一半導(dǎo)體外延層402之間的肖特基勢壘，從而降低所述第一半導(dǎo)體外延層402與金屬硅化物層之間的接觸電阻，降低晶體管的寄生電阻，提高晶體管的性能。

由于所述第一半導(dǎo)體外延層402在生長過程中，在不同晶向上的生長速率不同，從而本實施例中，形成的第一半導(dǎo)體外延層402的頂部寬度小于底部寬度。在本發(fā)明的其他實施例中，也可以形成頂部與底部寬度一致的第一半導(dǎo)體外延層402。

請參考圖8，在形成所述第一半導(dǎo)體外延層402之后，形成填充滿第一接觸孔401(請參考圖7)的保護層403。

所述保護層403的材料與第一介質(zhì)層300、第二介質(zhì)層400的材料不同，便于后續(xù)去除所述保護層403。所述保護層403的材料可以為SiN、BN、SiOC或無定形碳等。本實施例中，所述保護層403的材料為SiN。

形成所述保護層403的方法包括：形成填充滿所述第一接觸孔401并覆蓋介質(zhì)層的保護材料層；對所述保護材料層進行平坦化，去除位于介質(zhì)層上的部分保護材料層，形成填充滿所述第一接觸孔403的保護層?？梢圆捎没乜涛g工藝或化學(xué)機械平坦化工藝對所述保護材料層進行平坦化。

形成所述保護層403可以避免在對NFET區(qū)域上的介質(zhì)層進行刻蝕的過程中，對所述第一半導(dǎo)體外延層402造成損傷。

請參考圖9，刻蝕第二區(qū)域上的介質(zhì)層，形成位于第二源漏區(qū)127表面的第二接觸孔404，所述第二接觸孔404暴露出第二源漏區(qū)127表面。

具體的，本實施例中，可以采用干法刻蝕工藝，依次刻蝕所述第二區(qū)域(NFET區(qū)域)上的第二介質(zhì)層400、第一介質(zhì)層300、刻蝕阻擋層301至第二源漏區(qū)127表面，形成第二接觸孔404。

在形成所述第二接觸孔404之前，可以在第二介質(zhì)層400表面形成具有開口的圖形化掩膜層，所述開口位于第二源漏區(qū)127上方，定義出待形成的第二接觸孔404的位置和尺寸，然后以所述圖形化掩膜層為掩膜，刻蝕所述介質(zhì)層至第二源漏區(qū)127表面，形成第二接觸孔404，然后去除所述圖形化掩膜層。

所述干法刻蝕工藝可以采用的刻蝕氣體為CF₄、CHF₃、C₂F₆中的一種或幾種氣體。本實施例中，采用的刻蝕氣體為CF₄，緩沖氣體為He，壓強為20mTorr～200mTorr，其中CF₄的流速為50sccm～1000sccm，He的流速為50sccm～1000sccm。

請參考圖10，在所述第二源漏區(qū)127表面形成第二半導(dǎo)體外延層405，同時采用原位摻雜工藝使所述第二半導(dǎo)體外延層405內(nèi)摻雜有第二型離子。

所述第二半導(dǎo)體外延層405的材料為Si，可以采用選擇性外延工藝形成所述第二半導(dǎo)體外延層405。本實施例中，在進行選擇性外延的過程中，可以在反應(yīng)氣體中通入具有第二類型摻雜離子的摻雜氣體，進行原位摻雜，使得 形成的第二半導(dǎo)體外延層405內(nèi)具有第二類型摻雜離子。本實施例中，所述第二類型摻雜離子為N型摻雜離子，為所述NFET區(qū)域上形成的N型鰭式場效應(yīng)晶體管提供載流子。

本實施例中，形成所述第二半導(dǎo)體外延層405所采用的反應(yīng)氣體包括：包括硅源氣體、HCl和H₂，其中，硅源氣體包括SiH₄或SiH₂Cl₂，硅源氣體和HCl的氣體流量為1sccm～1000sccm，H₂的流量為0.1slm～50slm，所述選擇性外延工藝的溫度為500℃～800℃，壓強為1Torr～100Torr，所述外延氣體還包括摻雜氣體，所述摻雜氣體包括PH₃，所述摻雜氣體的流量為1sccm～1000sccm。本實施例中，所述第二半導(dǎo)體外延層405內(nèi)的N型摻雜離子濃度小于或等于所述第二半導(dǎo)體外延層405對N型摻雜離子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述N型摻雜離子的摻雜濃度越大，所述第二半導(dǎo)體外延層405的電阻越小，形成的晶體管的寄生電阻越小。

在本發(fā)明的其他實施例中，還可以在形成所述第二半導(dǎo)體外延層405的過程中，在反應(yīng)氣體中通入含Se的氣體，采用原位摻雜工藝在第二半導(dǎo)體外延層405內(nèi)摻雜Se。具體的，通入的含Se氣體可以是H₂Se或Se₂Cl₂等，流量為1sccm～1000sccm。所述第二半導(dǎo)體外延層405內(nèi)Se的摻雜濃度可以為1E13atom/cm³～1E14atom/cm³，所述Se離子可以降低后續(xù)在第二半導(dǎo)體外延層405表面形成的金屬硅化物層與所述第二半導(dǎo)體外延層405之間的肖特基勢壘，從而降低所述第二半導(dǎo)體外延層405與金屬硅化物層之間的接觸電阻，降低晶體管的寄生電阻，提高晶體管的性能。

由于所述第二半導(dǎo)體外延層405在生長過程中，在不同晶向上的生長速率不同，從而本實施例中，形成的第二半導(dǎo)體外延層405的頂部寬度小于底部寬度。在本發(fā)明的其他實施例中，也可以形成頂部與底部寬度一致的第二半導(dǎo)體外延層405。

請參考圖11，去除所述第一接觸孔401內(nèi)的保護層403。

可以采用干法或濕法刻蝕工藝去除所述保護層403，由于所述保護層403的材料與第二介質(zhì)層400、第一介質(zhì)層300的材料不同，在去除所述保護層403時，可以選擇對所述保護層403具有較大刻蝕選擇性的刻蝕工藝，避免對 所述第一介質(zhì)層300、第二介質(zhì)層400造成損傷。

本實施例中，所述保護層403的材料為SiN，采用濕法刻蝕工藝去除所述保護層403，所述濕法刻蝕工藝采用的刻蝕溶液為熱磷酸溶液，質(zhì)量濃度為80％～90％，溫度為140℃～200℃。

去除所述保護層403之后，暴露出第一半導(dǎo)體外延層402的表面。

請參考圖12，在所述第一半導(dǎo)體外延層402表面形成金屬硅化物層410。

本實施例中，在所述第一半導(dǎo)體外延層402表面形成金屬硅化物層410的同時，在第二半導(dǎo)體外延層405表面也形成金屬硅化物層410。

形成所述金屬硅化物層410的方法包括：在所述第一接觸孔401、第二接觸孔404內(nèi)壁表面以及第二介質(zhì)層400表面形成金屬層；進行退火處理，使所述金屬層400與第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405反應(yīng)，形成金屬硅化物層410；然后去除未參加反應(yīng)的金屬層。

所述金屬層的材料包括Ni、Co、W、Ti、Ta、Mo或Zr，本實施例中，所述金屬層的材料為Ni，退火處理的溫度為300℃～500℃，形成的金屬硅化物層410的材料為NiSi化合物。形成所述金屬硅化物層410之后，可以采用濕法刻蝕工藝去除剩余未參加反應(yīng)的金屬層，所述濕法刻蝕工藝采用的刻蝕溶液可以是NH₄OH與H₂O₂的混合溶液，或者HCl與H₂O₂的混合溶液。

本實施例中，所述金屬層與部分厚度的第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405發(fā)生反應(yīng)，使部分厚度的第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405轉(zhuǎn)變?yōu)榻饘俟杌飳?；在本發(fā)明的其他實施例中，金屬層可以與第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405充分反應(yīng)，使得所述第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405全部轉(zhuǎn)變?yōu)榻饘俟杌飳?10。所述金屬硅化物層410的電阻小于第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405的電阻，從而可以降低第一半導(dǎo)體外延層402、第二半導(dǎo)體外延層405的表面接觸電阻，降低形成的晶體管的寄生電阻。

所述第一半導(dǎo)體外延層402內(nèi)摻雜有Al離子，使得位于第一半導(dǎo)體外延層402表面的金屬硅化物層410內(nèi)也具有Al離子，能夠降低所述第一半導(dǎo)體外延層402與金屬硅化物層410之間的肖特基勢壘，從而進一步降低第一半 導(dǎo)體外延層402與金屬硅化物層410之間的接觸電阻，從而降低PFET區(qū)域上形成的晶體管的寄生電阻。

所述第二半導(dǎo)體外延層405內(nèi)摻雜有Se離子，使得位于第二半導(dǎo)體外延層405表面的金屬硅化物層410內(nèi)也具有Se離子，能夠降低所述第二半導(dǎo)體外延層405與金屬硅化物層410之間的肖特基勢壘，從而進一步降低第二半導(dǎo)體外延層405與金屬硅化物層410之間的接觸電阻，從而降低NFET區(qū)域上形成的晶體管的寄生電阻。

請參考圖13，形成填充滿所述第一接觸孔401(請參考圖12)的金屬插塞420。

本實施例中，在形成填充滿所述第一接觸孔401的金屬插塞420的同時，形成填充滿第二接觸孔404(請參考圖12)的金屬插塞420。

所述金屬插塞420的形成方法包括：在所述第一接觸孔401、第二接觸孔402內(nèi)沉積金屬材料層，所述金屬材料層還覆蓋第二介質(zhì)層400的表面；然后對所述金屬材料層進行平坦化，去除位于第二介質(zhì)層400表面的金屬材料層，在所述第一接觸孔401、第二接觸孔404內(nèi)形成金屬插塞420，所述金屬插塞420的表面與第二介質(zhì)層400的表面齊平。

本實施例中，所述金屬插塞420的材料為W?？梢圆捎没瘜W(xué)氣相沉積工藝、電鍍工藝或濺射工藝形成所述金屬材料層。所述金屬插塞420通過金屬硅化物層410連接至所述第一源漏區(qū)117和第二源漏區(qū)127。

本發(fā)明的實施例中，在形成第一柵極結(jié)構(gòu)、第一源漏區(qū)、第二柵極結(jié)構(gòu)和第二源漏區(qū)之后，沒有通過離子注入方式對第一源漏區(qū)和第二源漏區(qū)進行源漏離子注入，而是直接在半導(dǎo)體襯底上形成介質(zhì)層，并通過刻蝕介質(zhì)層形成暴露第一源漏區(qū)表面的第一接觸孔，再通過外延工藝在第一源漏區(qū)表面形成P型摻雜的第一半導(dǎo)體外延層；然后刻蝕介質(zhì)層形成出暴露第二源漏區(qū)表面的第二接觸孔，再通過外延工藝在第二源漏區(qū)表面形成N型摻雜的第二半導(dǎo)體外延層；然后，直接在所述第一半導(dǎo)體外延層和第二半導(dǎo)體外延層表面形成金屬硅化物層。在形成所述第一半導(dǎo)體外延層和第二半導(dǎo)體外延層之后，不需要進行退火以及刻蝕處理，可以避免所述第一半導(dǎo)體外延層和第二半導(dǎo) 體外延層內(nèi)的摻雜離子濃度下降，從而可以使第一半導(dǎo)體外延層和第二半導(dǎo)體外延層內(nèi)保持較高的摻雜濃度，從而可以降低形成的晶體管的寄生電阻。

本發(fā)明的實施例還提供一種采用上述方法形成的半導(dǎo)體結(jié)構(gòu)。

請參考圖13，所述半導(dǎo)體結(jié)構(gòu)包括：半導(dǎo)體襯底100，所述半導(dǎo)體襯底100包括第一區(qū)域，所述第一區(qū)域上形成有第一鰭部101，所述半導(dǎo)體襯底100上還形成有隔離層200，所述隔離層200表面低于第一鰭部101的頂部表面，且覆蓋第一鰭部101的部分側(cè)壁；位于所述隔離層200上的橫跨第一鰭部101的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)覆蓋第一鰭部101的側(cè)壁和頂部；位于第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部101內(nèi)的第一源漏區(qū)117；位于所述半導(dǎo)體襯底100上的介質(zhì)層，所述介質(zhì)層覆蓋半導(dǎo)體襯底100、第一鰭部101、第一柵極結(jié)構(gòu)；位于所述介質(zhì)層內(nèi)的第一接觸孔，所述第一接觸孔位于第一源漏區(qū)117表面；位于所述第一源漏區(qū)117表面的第一半導(dǎo)體外延層402，所述第一半導(dǎo)體外延層402內(nèi)摻雜有第一類型摻雜離子；位于所述第一半導(dǎo)體外延層402表面的金屬硅化物層410；填充滿所述第一接觸孔的金屬插塞420。

所述半導(dǎo)體襯底100還包括第二區(qū)域，所述第二區(qū)域上形成有第二鰭部102，所述隔離層200表面低于第二鰭部102的頂部表面，且覆蓋第二鰭部102的部分側(cè)壁；位于所述隔離層200上的橫跨第二鰭部102的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)覆蓋第二鰭部102的側(cè)壁和頂部；位于第二柵極結(jié)構(gòu)兩側(cè)的第二鰭部102內(nèi)的第二源漏區(qū)127；所述介質(zhì)層還覆蓋第二鰭部102、第二柵極結(jié)構(gòu)。位于所述介質(zhì)層內(nèi)的第二接觸孔，所述第二接觸孔位于第二源漏區(qū)127表面；位于所述第二源漏區(qū)127表面的第二半導(dǎo)體外延層405，所述第二半導(dǎo)體外延層405內(nèi)摻雜有第二類型摻雜離子；位于所述第二半導(dǎo)體外延層405表面的金屬硅化物層410；填充滿第二接觸孔的金屬插塞420。

本實施例中，所述第一區(qū)域為PFET區(qū)域，第二區(qū)域為NFET區(qū)域，所述第一類型摻雜離子為P型摻雜離子，第二類型摻雜離子為N型摻雜離子。

所述介質(zhì)層的材料為氧化硅，包括第一介質(zhì)層300和位于第一介質(zhì)層300表面的第二介質(zhì)層400。

所述第一柵極結(jié)構(gòu)包括：第一界面層111、第一柵介質(zhì)層112、第一蓋帽 層113、第一功函數(shù)層114和第一柵極115。其中，第一界面層111的材料為氧化硅，用于提高第一鰭部101與第一柵介質(zhì)層112之間的界面質(zhì)量；第一柵介質(zhì)層112的材料為氧化鉿、氧化鋯、氧化鋁或氧化鑭等高K介質(zhì)材料；所述第一蓋帽層113的材料為氮化鈦，用于保護所述第一柵介質(zhì)層112；第一功函數(shù)層114的材料為TiN、TiAl或TaN等，用于調(diào)節(jié)第一柵極結(jié)構(gòu)的功函數(shù)；第一柵極115的材料為Al、Ti、Au、Cu或Ag等金屬材料。所述第一柵極結(jié)構(gòu)側(cè)壁表面具有第一側(cè)墻116，所述第一側(cè)墻116的材料為氮化硅。所述第一介質(zhì)層300與半導(dǎo)體襯底100、第一柵極結(jié)構(gòu)、第二柵極結(jié)構(gòu)之間，還形成有刻蝕阻擋層301，所述刻蝕阻擋層301的材料為氮化硅。

所述第二柵極結(jié)構(gòu)包括：第二界面層121、第二柵介質(zhì)層122、第二蓋帽層123、第二功函數(shù)層124和第二柵極125。其中，第二界面層121的材料為氧化硅，用于提高第二鰭部102與第二柵介質(zhì)層122之間的界面質(zhì)量；第二柵介質(zhì)層122的材料為氧化鉿、氧化鋯、氧化鋁或氧化鑭等高K介質(zhì)材料；所述第二蓋帽層123的材料為氮化鈦，用于保護所述第二柵介質(zhì)層122；第二功函數(shù)層124的材料為TiN、TiAl或TaN等，用于調(diào)節(jié)第二柵極結(jié)構(gòu)的功函數(shù)；第二柵極125的材料為Al、Ti、Au、Cu或Ag等金屬材料。所述第二柵極結(jié)構(gòu)側(cè)壁表面具有第二側(cè)墻126，所述第二側(cè)墻126的材料為氮化硅。

所述第一源漏區(qū)117的材料為SiGe，所述第二源漏區(qū)127的材料為SiC。本實施例中，所述第一源漏區(qū)117具有Σ側(cè)壁，所述第二源漏區(qū)127具有垂直側(cè)壁。

所述第一半導(dǎo)體外延層402的材料為Si或SiGe，本實施例中，所述第一半導(dǎo)體外延層402的材料為SiGe。并且，本實施例中，形成的第一半導(dǎo)體外延層402內(nèi)具有P型摻雜離子，為所述PFET區(qū)域上形成的P型鰭式場效應(yīng)晶體管提供載流子。所述第一半導(dǎo)體外延層402內(nèi)的P型摻雜離子濃度小于或等于所述第一半導(dǎo)體外延層402對P型摻雜離子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述P型摻雜離子的摻雜濃度越大，所述第一半導(dǎo)體外延層402的電阻越小，形成的晶體管的寄生電容越小。在本發(fā)明的其他實施例中，第一半導(dǎo)體外延層402內(nèi)摻雜Al，所述第一半導(dǎo)體外延層402內(nèi)Al的摻雜濃度可以為1E13atom/cm³～1E14atom/cm³，所述Al離子可以降低后 續(xù)在第一半導(dǎo)體外延層402表面形成的金屬硅化物層與所述第一半導(dǎo)體外延層402之間的肖特基勢壘，從而降低所述第一半導(dǎo)體外延層402與金屬硅化物層之間的接觸電阻，降低晶體管的寄生電阻，提高晶體管的性能。

所述第二半導(dǎo)體外延層405的材料為Si，第二半導(dǎo)體外延層405內(nèi)具有N型摻雜離子，為所述NFET區(qū)域上形成的N型鰭式場效應(yīng)晶體管提供載流子。本實施例中，所述第二半導(dǎo)體外延層405內(nèi)的N型摻雜離子濃度小于或等于所述第二半導(dǎo)體外延層405對N型摻雜離子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述N型摻雜離子的摻雜濃度越大，所述第二半導(dǎo)體外延層405的電阻越小，形成的晶體管的寄生電阻越小。在本發(fā)明的其他實施例中，第二半導(dǎo)體外延層405內(nèi)摻雜Se所述第二半導(dǎo)體外延層405內(nèi)Se的摻雜濃度可以為1E13atom/cm³～1E14atom/cm³，所述Se離子可以降低后續(xù)在第二半導(dǎo)體外延層405表面形成的金屬硅化物層與所述第二半導(dǎo)體外延層405之間的肖特基勢壘，從而降低所述第二半導(dǎo)體外延層405與金屬硅化物層之間的接觸電阻，降低晶體管的寄生電阻，提高晶體管的性能。

所述半導(dǎo)體結(jié)構(gòu)中，在第一源漏區(qū)表面的第一半導(dǎo)體外延層內(nèi)具有較高的P型摻雜離子濃度，在第二源漏區(qū)表面的第二半導(dǎo)體外延層內(nèi)具有較高的N型摻雜離子濃度，并且在所述第一導(dǎo)體外延層表面和第二半導(dǎo)體外延層表面形成金屬硅化物層，可以降低形成的晶體管的寄生電阻，提高晶體管的性能。

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