本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制法，特別是涉及一種防止翹曲(warpage)的半導(dǎo)體結(jié)構(gòu)及其制法。

背景技術(shù)：

隨著電子產(chǎn)業(yè)的蓬勃發(fā)展，電子產(chǎn)品在型態(tài)上趨于輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發(fā)方向。而目前半導(dǎo)體芯片的封裝形式包含打線式(Wire Bonding)封裝或覆晶式(Flip Chip)封裝等，其中，相比于打線式封裝，覆晶式封裝更能縮減整體半導(dǎo)體裝置的體積。

一般覆晶式封裝于半導(dǎo)體芯片的作用面上通過導(dǎo)電凸塊結(jié)合至封裝基板的電性連接墊上，再填入底膠于該半導(dǎo)體芯片的作用面與封裝基板之間，以包覆該導(dǎo)電凸塊。

現(xiàn)有提供具導(dǎo)電凸塊的半導(dǎo)體芯片的技術(shù)，可參考圖1A至圖1B。

如圖1A所示，提供一具有多個電性連接墊100的芯片10，其外表面由鈍化層101所構(gòu)成。該鈍化層101形成有開孔以外露該電性連接墊100。接著，形成介電層11于該鈍化層101及開孔壁面上。再形成凸塊底下金屬層(Under Bump Metallurgy,UBM)16于電性連接墊100與開孔壁面上。接著，形成導(dǎo)電元件14于該凸塊底下金屬層16上。

圖1B為對應(yīng)圖1A的上視示意圖，如圖所示，介電層11設(shè)于整個芯片10上，形成連續(xù)區(qū)塊。

但是，前述現(xiàn)有的制法中，因先涂布一層聚酰亞胺(Polyimide,PI)層作為介電層于整個芯片上，然而該聚酰亞胺在制造方法中經(jīng)過高溫烘烤及冷卻之后，將產(chǎn)生應(yīng)力殘留，容易導(dǎo)致芯片發(fā)生翹曲(warpage)，影響后續(xù)制造方法良率。

因此，如何避免上述現(xiàn)有技術(shù)因聚酰亞胺層的應(yīng)力殘留問題而導(dǎo)致芯片發(fā)生翹曲(warpage)，進(jìn)而影響后續(xù)制造方法良率的問題，實為 當(dāng)前所要解決的目標(biāo)。

技術(shù)實現(xiàn)要素：

鑒于上述現(xiàn)有技術(shù)的缺點，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)及其制法，避免芯片翹曲(warpage)的發(fā)生，進(jìn)而可提高產(chǎn)品良率。

本發(fā)明的半導(dǎo)體結(jié)構(gòu)，包括：芯片，其包含有鈍化層及多個電性連接墊，該鈍化層具有多個鈍化層開口以外露該些電性連接墊；第一介電層，其形成于該鈍化層上，并包含有多個不連續(xù)的第一介電層區(qū)塊，其中各該第一介電層區(qū)塊形成有多個第一介電層開口以外露出該些電性連接墊；以及多個導(dǎo)電元件，其形成于外露出該些第一介電層開口的該些電性連接墊上。

本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括：芯片，其包含有鈍化層及多個電性連接墊，該鈍化層具有多個鈍化層開口以外露該些電性連接墊；第一介電層，其形成于該鈍化層上，并包含有多個不連續(xù)的第一介電層區(qū)塊，其中各該第一介電層區(qū)塊形成有多個第一介電層開口以外露出該些電性連接墊；線路層，其形成于該第一介電層上，并電性連接至該電性連接墊；第二介電層，其形成于該第一介電層與該線路層上，并包含有多個不連續(xù)的第二電介電層區(qū)塊，其中各該第二介電層區(qū)塊形成有多個第二介電層開口以外露出部分該線路層；以及多個導(dǎo)電元件，其形成于外露出該第二介電層開口的部分該線路層上。

本發(fā)明再提供一種半導(dǎo)體結(jié)構(gòu)的制法，包括：提供包含有多個電性連接墊及鈍化層的芯片，其中，該鈍化層具有多個鈍化層開口以外露出該些電性連接墊；形成第一介電層于該鈍化層上，其中該第一介電層包含有多個不連續(xù)的第一介電層區(qū)塊，且各該第一介電層區(qū)塊形成有多個第一介電層開口以外露出該些電性連接墊；以及形成多個導(dǎo)電元件于外露出該第一介電層開口的該些電性連接墊上。

本發(fā)明又提供一種半導(dǎo)體結(jié)構(gòu)的制法，包括：提供包含有多個電性連接墊及鈍化層的芯片，其中，該鈍化層具有多個鈍化層開口以外露出該些電性連接墊；形成第一介電層于該鈍化層上，其中該第一介電層包含有多個不連續(xù)的第一介電層區(qū)塊，且各該第一介電層區(qū)塊形成有多個第一介電層開口以外露出該些電性連接墊；形成線路層于該 第一介電層上，并令該線路層電性連接至該電性連接墊；形成第二介電層于該第一介電層與該線路層上，其中該第二介電層包含有多個不連續(xù)的第二介電層區(qū)塊，且各該第二介電層區(qū)塊形成有多個第二介電層開口以外露出部分該線路層；以及形成多個導(dǎo)電元件于外露出該第二介電層開口的部分該線路層上。

前述的半導(dǎo)體結(jié)構(gòu)及其制法中，其中，于形成多個導(dǎo)電元件前，復(fù)包括形成凸塊底下金屬層于該些導(dǎo)電元件下方。

前述的半導(dǎo)體結(jié)構(gòu)及其制法中，其中，該導(dǎo)電元件為金屬柱、焊錫材或其組合。

前述的半導(dǎo)體結(jié)構(gòu)及其制法中，其中，該第二介電層區(qū)塊位置對應(yīng)于該第一介電層區(qū)塊位置。

由上可知，本發(fā)明的半導(dǎo)體結(jié)構(gòu)及其制法，于導(dǎo)電元件間隙(pitch)較大的區(qū)域，或是不具有導(dǎo)電元件的位置區(qū)域，將部分第一介電層或第二介電層移除，以形成多個不連續(xù)的第一介電層區(qū)塊及第二介電層區(qū)塊。如此即可減少第一介電層或第二介電層的殘留應(yīng)力，避免芯片翹曲(warpage)的發(fā)生，進(jìn)而提高產(chǎn)品良率。

附圖說明

圖1A為現(xiàn)有具導(dǎo)電凸塊的半導(dǎo)體芯片的剖面示意圖；

圖1B為現(xiàn)有具導(dǎo)電凸塊的半導(dǎo)體芯片的上視示意圖；

圖2A至圖2D為本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制法的第一實施例的剖面示意圖；

圖2E為本發(fā)明的半導(dǎo)體結(jié)構(gòu)的第一實施例的上視示意圖；

圖3A至圖3C為本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制法的第二實施例的剖面示意圖；以及

圖3D為本發(fā)明的半導(dǎo)體結(jié)構(gòu)的第二實施例的上視示意圖。

附圖標(biāo)記說明

10,20,30 芯片

100,200,300 電性連接墊

101,201,301 鈍化層

11 介電層

14,24,34 導(dǎo)電元件

16,26,36 凸塊底下金屬層

2,3 半導(dǎo)體結(jié)構(gòu)

2011,3011 鈍化層開口

21,31 第一介電層

21a,31a 第一介電層區(qū)塊

211,311 第一介電層開口

24a,34a 金屬柱

24b,34a 焊錫材

32 線路層

33 第二介電層

33a 第二介電層區(qū)塊

331 第二介電層開口。

具體實施方式

以下通過特定的具體實施例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。

須知，本說明書所附圖所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供本領(lǐng)域技術(shù)人員的了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“頂”、“側(cè)”、“第一”、“第二”及“第三”等的用語，也僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當(dāng)也視為本發(fā)明可實施的范疇。

請參考圖2A至圖2E，其為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制法第一實施例的剖面示意圖與上視示意圖。

如圖2A所示，提供一包含有例如鋁材(Al)的多個電性連接墊200及鈍化層201的芯片20。在一實施例中，該芯片20可為晶圓中的多個 芯片的一者。該芯片20的外表面為由例如為氮化硅(SiN)的鈍化層201所構(gòu)成，該鈍化層201具有一鈍化層開口2011以外露該電性連接墊200。有關(guān)芯片結(jié)構(gòu)的種類繁多，且為業(yè)界所熟知，故不再贅述。

如圖2B所示，形成第一介電層21于該鈍化層201上。該第一介電層21例如以聚酰亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環(huán)丁烯(Benezocy-clobutene,BCB)為材料，以旋轉(zhuǎn)涂布法(Spin Coating)而形成。

如圖2C所示，以曝光顯影方式，移除部份第一介電層21，以令該第一介電層21形成多個不連續(xù)的第一介電層區(qū)塊21a，并使部分該鈍化層201顯露于該些第一介電層區(qū)塊21a間，同時于各該第一介電層區(qū)塊21a中對應(yīng)該鈍化層開口2011位置形成有第一介電層開口211，以外露該電性連接墊200。

如圖2D所示，形成凸塊底下金屬層(Under Bump Metallurgy,UBM)26于該電性連接墊200的外露表面、該第一介電層開口211與部分該第一介電層21上。再以例如電鍍方式形成導(dǎo)電元件24于該凸塊底下金屬層26上，以制得本發(fā)明的半導(dǎo)體結(jié)構(gòu)2。且該導(dǎo)電元件24可為金屬柱、焊錫材或其組合。于本實施例中，該導(dǎo)電元件24包含金屬柱24a與形成于該金屬柱24a上的焊錫材24b。

另請參考圖2E，其為本發(fā)明的半導(dǎo)體結(jié)構(gòu)2的上視示意圖，其中于該鈍化層201上形成有多個不連續(xù)的第一介電層區(qū)塊21a。

請參考圖3A至圖3D，其為本發(fā)明半導(dǎo)體結(jié)構(gòu)的制法的第二實施例的剖面示意圖與上視示意圖。在本實施例中部份制造方法相同于前述如圖2A至圖2E所示，以下僅說明不同處，相同制造方法的步驟于此不再贅述。

如圖3A至圖3B所示，先形成第一介電層31于芯片30的鈍化層301上。該第一介電層31例如以聚酰亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環(huán)丁烯(Benezocy-clobutene,BCB)為材料，以旋轉(zhuǎn)涂布法(Spin Coating)而形成。

接著以曝光顯影方式，移除部份第一介電層31，以使該第一介電層31形成多個不連續(xù)的第一介電層區(qū)塊31a，并對應(yīng)鈍化層開口3011位置形成有第一介電層開口311，以外露該電性連接墊300。

再形成線路層32于各鈍化層開口3011中，且延伸至該第一介電層31的部分表面上，并令該線路層32電性連接該電性連接墊300。

如圖3C所示，形成第二介電層33于該第一介電層31、該線路層32上及該鈍化層301上。該第二介電層33例如以聚酰亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環(huán)丁烯(Benezocy-clobutene,BCB)為材料，以旋轉(zhuǎn)涂布法(Spin Coating)而形成。

接著以曝光顯影方式，移除部份第二介電層33，以使該第二介電層33形成多個不連續(xù)的第二介電層區(qū)塊33a，其中該第二介電層區(qū)塊33a位置對應(yīng)于第一介電層區(qū)塊31a位置，以令部分該鈍化層301顯露于該些第二介電層區(qū)塊33a間，且于各該第二介電層區(qū)塊33a中形成有多個第二介電層開口331以外露部分該線路層32。

再形成凸塊底下金屬層36于該外露出該第二介電層開口331的該線路層32、第二介電層開口331與部分該第二介電層33上。再以例如電鍍方式形成導(dǎo)電元件34于該凸塊底下金屬層36上，以制得本發(fā)明的半導(dǎo)體結(jié)構(gòu)3。且該導(dǎo)電元件34可為金屬柱、焊錫材或其組合。于本實施例中，該導(dǎo)電元件34包含金屬柱34a與形成于該金屬柱34a上的焊錫材34b。

另請參考圖3D，其為本發(fā)明的半導(dǎo)體結(jié)構(gòu)3的上視示意圖，其中于該鈍化層301上形成有多個不連續(xù)的第二介電層區(qū)塊33a。

本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)2，如圖2D所示，該半導(dǎo)體結(jié)構(gòu)2包括有芯片20、第一介電層21及導(dǎo)電元件24。

該芯片20包含有例如鋁材的多個電性連接墊200及例如為氮化硅(SiN)的鈍化層201，該鈍化層201具有鈍化層開口2011以外露部份該電性連接墊200。

該第一介電層21形成于該鈍化層201上且包含有多個不連續(xù)的第一介電層區(qū)塊21a，其中各該第一介電層區(qū)塊21a形成有多個第一介電層開口211，該些第一介電層開口211位置對應(yīng)于該些鈍化層開口2011位置，以外露出該些電性連接墊200。第一介電層21的材料可為聚酰亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環(huán)丁烯(Benezocy-clobutene,BCB)。

該導(dǎo)電元件24形成于外露出該些第一介電層開口211的該電性連接墊200上，以電性連接至該電性連接墊200。于一實施例中，該導(dǎo)電元件24可為金屬柱、焊錫材或其組合。于一些實施例中，還包括有凸塊底下金屬層26，其設(shè)于該些導(dǎo)電元件24下方。

本發(fā)明再提供一種半導(dǎo)體結(jié)構(gòu)3，如圖3C所示。

該半導(dǎo)體結(jié)構(gòu)3類似先前實施例所述的半導(dǎo)體結(jié)構(gòu)2，還包括有線路層32與第二介電層33。

該線路層32設(shè)于各第一介電層開口311中，還延伸至該第一介電層31的部分表面上，并電性連接至該電性連接墊300。

該第二介電層33設(shè)于該第一介電層31與該線路層32上，且包含有多個不連續(xù)的第二介電層區(qū)塊33a，其中各該第二介電層區(qū)塊33a形成有多個第二介電層開口331以外露部分該線路層32。

導(dǎo)電元件34形成于外露出該第二介電層開口331的線路層32上，以電性連接該線路層32。

另導(dǎo)電元件34可為金屬柱、焊錫材或其組合，并于該導(dǎo)電元件34下方形成有凸塊底下金屬層36。

綜上所述，本發(fā)明的半導(dǎo)體結(jié)構(gòu)及其制法，于導(dǎo)電元件間隙(pitch)較大的區(qū)域，或是不具有導(dǎo)電元件的位置區(qū)域，將部分第一介電層及第二介電層移除，以形成多個不連續(xù)的第一介電層區(qū)塊及第二介電層區(qū)塊，如此即可減少第一介電層或第二介電層的殘留應(yīng)力，避免芯片翹曲(warpage)的發(fā)生，進(jìn)而提高產(chǎn)品良率。

上述實施例僅用以例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修改。因此本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。