本發(fā)明涉及半導體集成電路，更具體地，涉及具有金屬柵極結構的半導體器件及其制造工藝。

背景技術：

隨著半導體產(chǎn)業(yè)已步入到納米技術工藝節(jié)點以追求更高的器件密度、更高的性能和較低的成本，來自制造和設計問題的挑戰(zhàn)已導致諸如鰭式場效應晶體管(Fin FET)的三維設計的發(fā)展和使用具有高k(介電常數(shù))材料的金屬柵極結構。通常使用柵極替代技術來制造金屬柵極結構并且通過使用外延生長方法在凹進的鰭中形成源極和漏極。此外，鍺(Ge)或鍺化合物由于其較高的電子遷移率而代替硅用作基底材料。

技術實現(xiàn)要素：

根據(jù)本發(fā)明的一個方面，提供了一種制造包括FinFET的半導體器件的方法，該方法包括：在襯底上方形成鰭結構，鰭結構在第一方向上延伸并且包括上層，上層的部分從隔離絕緣層暴露；在鰭結構中形成源極/漏極結構；在鰭結構的部分上方形成柵極結構，柵極結構在與第一方向垂直的第二方向上延伸；在鰭結構、源極/漏極結構和柵極結構上方形成層間介電層；在層間介電層中形成接觸孔，從而暴露出源極/漏極結構；在接觸孔中形成覆蓋層；以及在覆蓋層上方形成接觸金屬層。

優(yōu)選地，該方法還包括：在覆蓋層和接觸金屬層之間形成合金層。

優(yōu)選地，該方法還包括：在形成覆蓋層和形成接觸金屬層之間，在覆蓋層上方形成介電層。

優(yōu)選地，鰭結構是由鍺或鍺化合物制成的，以及覆蓋層包括硅化合物。

優(yōu)選地，硅化合物是磷化硅。

優(yōu)選地，鰭結構是由鍺或鍺化合物制成的，以及介電層包括選自由氮 化硅、氧化鋁和氧化鑭組成的組中的至少一種。

優(yōu)選地，覆蓋層包括磷化硅。

優(yōu)選地，源極/漏極結構包括磷化鍺。

根據(jù)本發(fā)明的另一方面，提供了一種制造包括FinFET的半導體器件的方法，該方法包括：在襯底上方形成鰭結構，鰭結構在第一方向上延伸并且包括上層，上層的部分從隔離絕緣層暴露；在鰭結構的部分上方形成柵極結構，柵極結構在與第一方向垂直的第二方向上延伸；在鰭結構和柵極結構上方形成層間介電層；在層間介電層中形成接觸孔，從而暴露出鰭結構的部分；在暴露的鰭結構中形成源極/漏極結構；在源極/漏極結構上方的接觸孔中形成覆蓋層；以及在覆蓋層上方形成接觸金屬層。

優(yōu)選地，該方法還包括：在覆蓋層和接觸金屬層之間形成合金層。

優(yōu)選地，該方法還包括：在形成覆蓋層和形成接觸金屬層之間，在覆蓋層上方形成介電層。

優(yōu)選地，鰭結構是由鍺或鍺化合物制成的，以及覆蓋層包括硅化合物。

優(yōu)選地，硅化合物是磷化硅。

優(yōu)選地，鰭結構是由鍺或鍺化合物制成的，以及介電層包括選自由氮化硅、氧化鋁和氧化鑭組成的組中的至少一種。

優(yōu)選地，覆蓋層包括磷化硅。

優(yōu)選地，源極/漏極結構包括磷化鍺。

根據(jù)本發(fā)明的又一方面，提供了一種半導體器件，包括：鰭結構，設置在襯底上方，鰭結構在第一方向上延伸并且包括上層，上層的部分從隔離絕緣層暴露；柵極結構，設置在鰭結構的部分上方，柵極結構在與第一方向垂直的第二方向上延伸；源極/漏極結構，源極/漏極結構包括鰭結構中未被柵極結構覆蓋的部分；層間介電層，形成在鰭結構、柵極結構和源極/漏極結構上方；接觸孔，形成在層間介電層中；以及接觸材料，設置在接觸孔中，其中，接觸材料包括磷化硅層和金屬層。

優(yōu)選地，半導體器件，還包括：

介電層，設置在磷化硅層和金屬層之間。

優(yōu)選地，接觸材料還包括磷化鍺層。

優(yōu)選地，硅化物層形成在磷化硅層和金屬層之間。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制并且僅用于示出的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增加或減少。

圖1是根據(jù)本發(fā)明的一個實施例的Ge FinFET器件的示例性平面圖。

圖2是根據(jù)本發(fā)明的第一實施例的制造Ge FinFET器件的示例性流程圖。

圖3A至圖11B示出了根據(jù)本發(fā)明的第一實施例的制造Ge FinFET器件的各個階段的示例圖。

圖12是根據(jù)本發(fā)明的修改的第一實施例的制造Ge FinFET器件的示例性流程圖。

圖13A至圖14B示出了根據(jù)本發(fā)明的修改的第一實施例的制造Ge FinFET器件的示例圖。

圖15是根據(jù)本發(fā)明的第二實施例的制造Ge FinFET器件的示例性流程圖。

圖16A至圖22B示出了根據(jù)本發(fā)明的第二實施例的制造Ge FinFET器件的各個階段的示例圖。

圖23是根據(jù)本發(fā)明的修改的第二實施例的制造Ge FinFET器件的示例性流程圖。

圖24A至圖25B示出了根據(jù)本發(fā)明的修改的第二實施例的制造Ge FinFET器件的各個階段的示例圖。

具體實施方式

應當理解，以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例，或?qū)嵗?。下面描述了組件和布置的具體實施例以簡化本發(fā)明。當然，這些僅僅是實例而不意為限制。例如，元件的尺寸不限制于公開的范圍或數(shù)值，但是可以取決于工藝條件和/或期望的器件性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成 的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。為了簡化和清楚，可以以不同的尺寸任意地繪制各個部件。

而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。此外，術語“由...制成”意為“包括”或者“由...組成”。

圖1是根據(jù)本發(fā)明的一個實施例的Ge FinFET器件的示例性平面圖；在一個實施例中，Ge FinFET器件是N型FET。

在本發(fā)明的一個實施例中，如圖1所示，多個鰭結構20設置在襯底10上方而多個柵電極100設置在鰭結構20上方。在一些實施例中，一個或多個偽柵電極100D也設置在襯底10上方的柵電極100的兩側處。類似地，一個或多個偽鰭結構可以設置在鰭結構20的兩側處。雖然在圖1中，偽柵電極100D沒有設置在鰭結構20的任何部分上方，但是在一些實施例中，偽柵電極100D可以設置在鰭結構20的部分上方。如圖1所示，四個鰭結構20在X方向上延伸而三個柵電極100和兩個偽柵電極100D在Y方向延伸。然而，不限制鰭結構和/或柵電極的數(shù)量。

如圖1所示，F(xiàn)inFET器件也包括源極120和漏極130。如下文所述，由于源極/漏極材料的外延生長，在平面圖中，源極/和漏極的寬度大于鰭結構的寬度。FinFET器件還包括源極接觸件125和漏極接觸件135。

圖2是根據(jù)本發(fā)明的第一實施例的制造Ge FinFET器件的示例性流程圖。該工藝流程僅示出了Ge Fin FET器件的整個制造工藝的相關部分。應該理解，可以在圖2示出的操作之前、期間和/或之后提供附加的操作，并且對于該方法的額外的實施例，下文描述的一些操作可以被替換或省略。可以交換各操作/工藝的順序。

以下實施例主要描述了Ge FinFET器件作為一個半導體器件的實例及其制造方法，并且本文中描述的技術也適用于水平多柵極晶體管、堆疊式納米線 晶體管和/或三柵極晶體管。

圖3A和圖3B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件在制造工藝的多個階段之一的示例性截面圖。圖3A對應于沿著圖1的線X-X’截取的截面圖而圖3B對應于沿著圖1的線Y-Y’截取的截面圖。

在圖2的步驟S101中，在襯底10上方形成偽柵極結構。在襯底上制造鰭結構20，并且鰭結構20從隔離絕緣層50處突起。鰭結構20中從隔離絕緣層50處突起的部分用作溝道層。

為了根據(jù)一個實施例來制造鰭結構，在襯底上方形成掩模層。例如，通過熱氧化工藝和/或化學汽相沉積(CVD)工藝形成掩模層。例如，襯底10是具有在約1×10¹⁵cm^-3和約1×10¹⁶cm^-3范圍內(nèi)的雜質(zhì)濃度的p型硅或鍺襯底。在其他實施例中，襯底是具有在約1×10¹⁵cm^-3和約1×10¹⁶cm^-3范圍內(nèi)的雜質(zhì)濃度的n型硅或鍺底。例如，在一些實施例中，掩模層包括襯墊氧化物(pad oxide)(例如，氧化硅)層和氮化硅掩模層。襯底10也可以是Si_xGe_1-X襯底，其中x＝0.1至0.9(以下簡稱SiGe)。鍺襯底可以包括形成在諸如硅襯底的另一襯底上方的鍺層或SiGe層。此外，鍺襯底可以包括形成在氧化物層(例如，SiGe氧化物)上方的鍺層或SiGe層，該氧化物層設置在另一襯底上方。襯底可以包括已適當?shù)負诫s雜質(zhì)(例如，p型或n型導電性)的各種區(qū)域。

可以通過使用熱氧化或CVD工藝形成襯墊氧化物層?？梢酝ㄟ^物理汽相沉積(PVD)(諸如濺射方法)、CVD、等離子體增強化學汽相沉積(PECVD)、常壓化學汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)，和/或其他工藝形成氮化硅掩模層。

在一些實施例中，襯墊氧化物層的厚度在約2nm至約15nm的范圍內(nèi)，而氮化硅掩模層的厚度在約2nm至約50nm的范圍內(nèi)。在掩模層上方進一步形成掩模圖案。例如，掩模圖案是通過光刻操作形成的光刻膠圖案。

通過將掩模圖案用作蝕刻掩模，形成襯墊氧化物層和氮化硅掩模層的硬掩模圖案。在一些實施例中，硬掩模圖案的寬度在約5nm至約40nm的范圍內(nèi)。在特定實施例中，硬掩模圖案的寬度在約7nm至約12nm的范圍內(nèi)。

通過將掩模圖案用作蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法進行溝槽蝕刻而將襯底圖案化為鰭結構20。鰭結構20的高度在約20nm到約300 nm的范圍內(nèi)。在特定實施例中，該高度在約30nm到約60nm的范圍內(nèi)。當各個鰭結構的高度不均勻時，可以從對應于鰭結構的平均高度的平面測量從襯底開始的高度。鰭結構20的高度在約4nm到約15nm的范圍內(nèi)。

當設置多個鰭結構時，各鰭結構之間的間距在約5nm到約80nm的范圍內(nèi)，并且在其他實施例中，可以在約7nm到15nm的范圍內(nèi)。然而本領域普通技術人員應當理解，在整個說明書中所列舉的尺寸和數(shù)值僅僅是實例，可以做出改變以適合集成電路的不同尺寸。

在形成鰭結構20之后，在鰭結構20上方形成隔離絕緣層50。例如，隔離絕緣層50由通過LPCVD(低壓化學汽相沉積)、等離子體CVD或可流動CVD形成的二氧化硅制成。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。正如它們的名字所表明的，可流動介電材料在沉積期間可以“流動”以填充具有高縱橫比的間隙或空間。通常，將各種化學物質(zhì)加入到含硅的前體內(nèi)以允許沉積的膜流動。在一些實施例中，添加氮氫鍵合物(bond)?？闪鲃咏殡娗绑w的實例，特別是可流動氧化硅前體的實例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(perhydrosilazane，TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(諸如三甲硅烷基胺(TSA))。在多次操作工藝中形成這些可流動氧化硅材料。在沉積可流動膜之后，對可流動膜進行固化和然后進行退火以去除不期望的元素以形成氧化硅。當去除不期望的元素后，可流動膜變得致密和收縮。在一些實施例中，進行多次退火工藝。在諸如在約1000℃至約1200℃的范圍內(nèi)的溫度下不止一次地對可流動膜進行固化和退火，并且持續(xù)總共諸如30小時以上的時間。可以通過使用SOG形成隔離絕緣層50。在一些實施例中，SiO、SiON、SiOCN或摻氟的硅酸鹽玻璃(FSG)可用作隔離絕緣層50。在鰭結構20上方形成隔離絕緣層50之后，實施平坦化操作以去除隔離絕緣層50的部分和去除掩模層(襯墊氧化物層和氮化硅掩模層)。平坦化操作可以包括化學機械拋光(CMP)和/或回蝕刻工藝。然后，進一步去除隔離絕緣層50，從而使得鰭結構20的溝道層(上層)暴露。溝道層(上層)的高度在約20nm到約60nm的范圍內(nèi)。

在特定實施例中，部分地去除隔離絕緣層50可以使用濕蝕刻工藝來實施， 例如，通過將襯底浸沒在氫氟酸(HF)中。在另一實施例中，部分地去除隔離絕緣層50可以使用干蝕刻工藝來實施。例如，可以使用將CHF₃BF₃用作蝕刻氣體的蝕刻工藝。

在形成隔離絕緣層50之后，可以實施熱工藝(例如，退火工藝)以改進隔離絕緣層50的質(zhì)量。在特定實施例中，通過使用快速熱退火(RTA)來實施熱工藝，快速熱退火(RTA)的實施條件為：在惰性氣體環(huán)境中(例如，N2、Ar或He環(huán)境中)，在約900℃至約1050℃的范圍內(nèi)的溫度下并且持續(xù)時間為1.5秒至約10秒。

在隔離絕緣層50和暴露的鰭結構上方形成介電層和多晶硅層，然后實施圖案化操作以獲得包括由多晶硅和偽柵極介電層(未示出)制成的偽柵極層210，210D的偽柵極結構。在一些實施例中，通過使用包括形成在氧化硅層上方的氮化硅層的硬掩模200，200D來實施圖案化多晶硅層。在其他實施例中，硬掩?？砂ㄐ纬稍诘鑼由戏降难趸鑼?。偽柵極介電層可以是通過CVD、PVD、ALD、電子束蒸發(fā)或其他合適的工藝形成的氧化硅。在一些實施例中，柵極介電層可包括氮化硅、氮氧化硅或高k電介質(zhì)。在一些實施例中，柵極介電層的厚度在約2nm至約20nm的范圍內(nèi)，并且在其他實施例中，在約2nm至約10nm的范圍內(nèi)。

在一些實施例中，偽柵極層210，210D可以包括單層或多層結構。偽柵極層210，210D可以是具有均勻或非均勻摻雜的摻雜的多晶硅。偽柵極層210，210D可通過諸如ALD、CVD、PVD或它們的組合的合適工藝形成。在本實施例中，偽柵極層210，210D的寬度在約30nm至約60nm的范圍內(nèi)。在一些實施例中，柵電極層的厚度在約50nm到約400nm的范圍內(nèi)，并且可以在約100nm到200nm的范圍內(nèi)。

此外，在偽柵極結構上方形成絕緣間隔件(側壁間隔件)層。在一些實施例中，絕緣間隔件可以包括氧化硅層220，220D和氮化硅層225，225D。如圖3A所示，對應于柵電極100的三個偽柵電極層210設置在鰭結構20(和隔離絕緣層50)上方，而對應于偽柵電極100D的兩個偽柵極層210D不設置在鰭結構上方。如圖3B所示，鰭結構的未被偽柵極層覆蓋的部分變?yōu)樵礃O區(qū)和漏極區(qū)。

在圖2的步驟S102中，在鰭結構的未被偽柵極層覆蓋的部分中形成凹槽230。圖4A和4B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件在處于制造工藝的多個階段之一的示例性截面圖。圖4A對應于沿著圖1的線X-X’截取的截面圖和圖4B對應于沿著圖1的線Y-Y’截取的截面圖。在一些實施例中，凹槽230的深度在約20nm至約60nm的范圍內(nèi)。

在一些實施例中，通過等離子體蝕刻實施鰭結構20的凹槽蝕刻，該等離子體蝕刻使用處于3至20毫托的壓力下包括CH₄、CF₄、CH₂F₂、CHF₃、O₂、HBr、Cl₂、NF₃、N₂和/或He的氣體。凹槽蝕刻是各向異性蝕刻。

在圖2的步驟S103中，如圖5A和圖5B所示，在鰭結構的未被偽柵極層覆蓋的部分中形成源極/漏極(S/D)外延層240。圖5A和5B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件在處于制造工藝的多個階段之一的示例性截面圖。圖5A對應于沿著圖1的線X-X’截取的截面圖和圖5B對應于沿著圖1的線Y-Y’截取的截面圖。

在一些實施例中，S/D外延層240包括GeP(磷化鍺)。P的濃度可以在約1×10²⁰至約2×10²⁰cm^-3的范圍內(nèi)。當襯底的主表面為(100)表面時，該S/D外延層垂直和橫向生長，并且在截面中形成“菱形”形狀，如圖5B所示。通過使用含鍺的氣體(諸如GeH₄,、Ge₂H₆、GeCl₂H₂)和含磷的氣體(諸如PH₃)，在約80至150托的壓力下和在約600℃至800℃的溫度下實施GeP外延生長。采用這種外延生長，在鰭結構的凹槽230內(nèi)和上方選擇性地形成GeP層。

在圖2的步驟S104中，在圖5A和5B形成的結構上方形成第一層間介電層，并且實施平坦化操作。在圖6A和6B中示出了在平坦化操作之后得到的結構。圖6A和6B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于制造工藝的多個階段之一的示例性截面圖。圖6A對應于沿著圖1的線X-X’截取的截面圖和圖6B對應于沿著圖1的線Y-Y’截取的截面圖。

在一些實施例中，第一層間介電層可以包括第一介電層250和第二介電層260。第一介電層250可以由氮化硅制成并且可用作接觸蝕刻停止層。第二介電層260可以包括通過CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、摻氟的硅酸鹽玻璃(FSG)或低k介電材料的一個或 多個層。在其他實施例中，第一層間介電層可以是單層。

實施平坦化操作以去除第一層間介電層的部分。平坦化操作包括化學機械拋光(CMP)和/或回蝕刻工藝。通過這一平坦化操作，也去除硬掩模200，200D。

在圖2的步驟S105中，如圖7A和圖7B所示，形成金屬柵極結構。圖7A和7B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖7A對應于沿著圖1的線X-X’截取的截面圖和圖7B對應于沿著圖1的線Y-Y’截取的截面圖。

分別通過適當?shù)奈g刻工藝去除偽柵極層210，210D和偽介電層以形成開口。如圖7A和圖7B所示，在開口中形成包括柵極介電層(未示出)和金屬柵極層270，270D的金屬柵極結構。

可以在設置于鰭結構20的溝道層上方的界面層(未示出)上方形成柵極介電層。在一些實施例中，該界面層可以包括具有0.2nm至1.5nm的厚度的氧化硅或氧化鍺?？梢酝ㄟ^氧化Ge溝道層形成氧化鍺界面層。在其他實施例中，界面層的厚度在約0.5nm至約1.0nm的范圍內(nèi)。

柵極介電層包括一個或多個介電材料層，諸如氧化硅，氮化硅或高K介電材料，其他合適的介電材料和/或它們的組合。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO₂-Al2O₃)合金、其他合適的高k介電材料和/或它們的組合。例如，通過化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)或其他合適的方法和/或它們的組合形成柵極介電層。一些實施例中，柵極介電層的厚度在約1nm至約10nm的范圍內(nèi)，并且在其他實施例中，可以在約2nm至約7nm的范圍內(nèi)。一些實施例中，柵極介電層可以包括由二氧化硅制成的界面層。

在柵極介電層上方形成金屬柵電極270，270D。金屬柵電極270，270D包括任何合適的金屬材料，諸如鋁，銅，鈦，鉭，鈷，鉬，氮化鉭，硅化鎳，硅化鈷，TiN，WN，TiAl，TiAlN，TaCN，TaC，TaSiN，金屬合金，其他合適的材料和/或它們的組合。

在本發(fā)明的特定實施例中，還可以在柵極介電層30和金屬柵電極270，270D之間設置一個或多個功函調(diào)整層(未示出)。功函調(diào)整層由導電材料制成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層或者這些材料的兩種以上的多層。對于n溝道FinFET而言，TaN、TiAlC、TiN、TiC Co、TiAl、HfTi、TiSi和TaSi中的一個或多個可以用作功函調(diào)整層，而對于p溝道FinFET而言，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一個或多個可以用作功函調(diào)整層。

在沉積用于金屬柵極結構的合適的材料之后，實施諸如CMP的平坦化操作，從而獲得圖7A和7B所示的結構。

在圖2的步驟S106中，在圖7A和7B中示出的結構上方形成第二層間介電層，并且如圖8A和圖8B所示，形成接觸孔300。圖8A和8B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖8A對應于沿著圖1的線X-X’截取的截面圖和圖8B對應于沿著圖1的線Y-Y’截取的截面圖。

在一些實施例中，第二層間介電層可以包括第一絕緣層280和第二絕緣層290。第一絕緣層280可以由氮化硅制成，并且可用作接觸蝕刻停止層。第二絕緣層290可以包括通過CVD形成的氧化硅，氮化硅，氮氧化硅(SiON)，SiOCN，摻氟的硅酸鹽玻璃(FSG)或低k介電材料。在其他實施例中，第二層間介電層可以是單層。

通過使用包括光刻的圖案化操作，在第一、第二層間介電層280、290中形成接觸孔300，以暴露源極和漏極區(qū)。

在圖2的步驟S107中，如圖9A和9B所示，在接觸孔中形成覆蓋層310。圖9A和9B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖9A對應于沿著圖1的線X-X’截取的截面圖和圖9B對應于沿著圖1的線Y-Y’截取的截面圖。

覆蓋層310可以包括SiP(磷化硅)。覆蓋層中的P濃度可以在約1×10²¹至約3×10²¹cm^-3的范圍內(nèi)。通過使用諸如SiH₄、Si₂H₆、SiCl₂H₂的含硅氣體和諸如PH₃的含磷氣體，在約80至150托的壓力下和在約300至600℃的低溫下形成SiP。通過這種沉積，SiP不僅形成在鰭結構的源極/漏極 極區(qū)上，而且還形成在層間介電層上和接觸孔300的側壁上。SiP層310在源極/漏極區(qū)上的厚度在約8nm到約10nm的范圍內(nèi)，并且在層間介電層上和接觸孔300的側壁上的厚度在約4nm至約6nm的范圍內(nèi)?？梢栽邛捊Y構的源極/漏極極區(qū)上方外延地生長SiP層310。

在圖2的步驟S108中，如圖10A和10B所示，在覆蓋層310上方形成接觸金屬層320。圖10A和10B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件在處于多個階段制造工藝之一的示例性截面圖。圖10A對應于沿著圖1的線X-X’截取的截面圖和圖10B對應于沿著圖1的線Y-Y’截取的截面圖。

接觸金屬層320可以包括任何合適的金屬(諸如，Co，W，Ti，Ta，Cu，Al和/或Ni)和/或它們的氮化物的單層或者多層。在形成接觸金屬層320后，可以在覆蓋層310和接觸金屬層320之間形成合金層。例如，可以實施硅化物形成操作，以使硅化物層325位于接觸金屬層320和SiP覆蓋層310之間。硅化物形成操作可包括在約250℃至850℃的溫度下的退火工藝。

硅化物層325在源極/漏極區(qū)上的厚度在約5nm到約7nm的范圍內(nèi)，并且在形成硅化物之后，SiP層的部分保留。

在圖2的步驟S109中，實施平坦化操作以去除部分的金屬層320、部分硅化物層325和部分覆蓋層310，從而獲得在圖11A和圖11B中示出的所得到的結構。圖11A和11B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖11A對應于沿著圖1的線X-X’截取的截面圖和圖11B對應于沿著圖1的線Y-Y’截取的截面圖。

平坦化操作可以包括CMP和/或回蝕刻工藝。去除金屬層320、硅化物層325和覆蓋層310中設置在第二層間介電層310上方的部分。

在平坦化操作之后，實施進一步的CMOS工藝以形成各個部件，諸如附加的層間介電層、接觸件/通孔、互連金屬層、鈍化層等。

圖12是根據(jù)本發(fā)明的修改的第一實施例的制造Ge FinFET器件的示例性流程圖。在圖12中，S101至S109與圖2中的步驟大致相同。在修改的第一實施例中，在SiP覆蓋層(S107)和金屬接觸層(S108)之間形成薄高k介電層410(S111)。

圖13A和13B是根據(jù)本發(fā)明的修改的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖13A對應于沿著圖1的線X-X’的截面圖和圖13B對應于沿著圖1的線Y-Y’的截面圖。

在圖12的步驟S107中，類似于圖1的步驟S107，形成SiP覆蓋層。然而，在修改的第一實施例中，SiP層310在源極/漏極區(qū)上的厚度在約4nm到約6nm的范圍內(nèi)，而在層間介電層上和接觸孔300的側壁上的厚度在約1nm至約2nm的范圍內(nèi)。

在圖12的步驟S111中，在SiP覆蓋層310上方形成薄高-K介電層410。介電層410的厚度是在約0.5nm至約3nm的范圍內(nèi)。當覆蓋層是硅基時，高k介電層410可以包括氮化硅，氧化鋁，氧化鋁/氧化硅，氧化鑭和/或氧化鑭/氧化硅。當覆蓋層是鍺基時，高k介電層可以包括氮化鍺，氮氧化硅，氧化鍺，氧化鋁，氧化鎂和/或氧化鈦。這些介電材料可以是化學計量和非化學計量的氧化物組合物。

形成高k介電層410后，實施與圖2的步驟S108和S109基本上相同的圖12中的步驟S108和S109，從而獲得在圖14A和14B所示的結構。圖14A對應于沿著圖1的線X-X’的截面圖和圖14B對應于沿著圖1的線Y-Y’的截面圖。

雖然介電層410設置在SiP覆蓋層310和金屬接觸層320之間，因為高介電常數(shù)和小的厚度，帶結構(MIS圖)中的隧道勢壘高度降低，并可獲得較低的接觸電阻。

圖15是根據(jù)本發(fā)明的第二實施例的制造Ge FinFET器件的示例性流程圖。該流程圖僅示出了Ge FinFET器件的整個制造工藝的相關部分。應當理解，可以在圖15示出的工藝之前、期間和之后提供額外的操作，并且對于該方法的額外的實施例，可以替代或省略下文描述的一些操作。各操作/工藝的順序可交換。可以在第二實施例中使用與第一實施例相同或類似的操作、工藝和材料。

類似于第一實施例的S101，在圖15的S201中形成偽柵極結構。所得到的結構是與圖3A和3B相同。在形成偽柵極結構之后，在圖15的S202中形成包括第一介電層250和第二介電層260的第一層間介電層。實施諸 如CMP的平坦化操作以去除第一層間介電層的部分。在圖16A和圖16B中示出了所得到的結構。圖16A對應于沿著圖1的線X-X’的截面圖和圖16B對應于沿著圖1的線Y-Y’的截面圖。與第一實施例的圖6A和圖6B不同，不形成凹槽和S/D外延層。

類似第一實施例的S105，在S203中形成金屬柵極結構。分別通過適當?shù)奈g刻工藝去除偽柵極層210，210D和偽介電層以形成開口。如圖17A和圖17B所示，在開口中形成包括柵極介電層(未示出)和金屬柵極層270，270D的金屬柵極結構。圖17A對應于沿著圖1的線X-X’的截面圖和圖17B對應于沿著圖1的線Y-Y’的截面圖。

類似于第一實施例的S106，在圖15的S204中，形成包括第一絕緣層280和第二絕緣層290的第二層間介電層，并且在第二和第一層間介電層中形成接觸孔300，從而暴露源極和漏極區(qū)。圖18A和18B中示出了所得到的結構。圖18A對應于沿著圖1的線X-X’的截面圖和圖18B對應于沿著圖1的線Y-Y’的截面圖。

在圖15的S205，形成源極/漏極(S/D)外延層510，510’。類似于第一實施例的S102，在鰭結構的暴露于接觸孔300的部分中形成凹槽。類似于第一實施例的S102，如圖19A和19B所示，在鰭結構上方的凹槽中形成S/D外延層510。圖19A對應于沿著圖1的線X-X’的截面圖和圖19B對應于沿著圖1的線Y-Y’的截面圖。

在一些實施例中，S/D外延層510包括GeP(磷化鍺)。P的濃度可以在約2×10²⁰至約6×10²⁰cm^-3的范圍內(nèi)，這高于第一實施例的GeP層240的P濃度。通過使用諸如GeH₄,、Ge₂H₆、GeCl₂H₂的含鍺氣體和諸如PH₃的含磷氣體，在約80至150托的壓力下和在約300至600℃的溫度下實施GeP外延生長。采用這種外延生長，GeP層不僅形成在鰭結構上方，還形成在隔離絕緣層50，接觸孔300的側壁和第二層間介電層上，如圖19A和圖19B所示。形成在隔離絕緣層50、接觸孔300的側壁和第二層間介電層上的GeP層510’的厚度在約1nm至約2nm的范圍內(nèi)。

在圖15的S206中，如圖20A和圖20B所示，在接觸孔中形成覆蓋層520，類似于第一實施例的S107。圖20A和20B是根據(jù)本發(fā)明的第一實施 例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖20A對應于沿著圖1的線X-X’的截面圖和圖20B對應于沿著圖1的線Y-Y’的截面圖。

覆蓋層520可以包括SiP(磷化硅)。P濃度可以在約1×10²¹至約3×10²¹cm^-3的范圍內(nèi)。通過使用諸如SiH₄,Si₂H₆,SiCl₂H₂的含硅氣體和諸如PH₃的含磷氣體，在約20至60托的壓力下和在約300至600℃的低溫下形成SiP。通過這種沉積，SiP不僅形成在鰭結構的源極/漏極極區(qū)(GeP層510)上，而且還形成在GeP層510’上，GeP層510’形成在層間介電層和接觸孔300的側壁上。SiP層520在源極/漏極區(qū)上的厚度在約8nm到約10nm的范圍內(nèi)，而在層間介電層和接觸孔300的側壁上的厚度在約4nm至約6nm的范圍內(nèi)?？梢栽邛捊Y構的源極/漏極極區(qū)上方外延地生長SiP層520。

在圖15的S207中，類似于第一實施例的S108，如圖21A和21B所示，在覆蓋層520上方形成接觸金屬層320。圖21A和21B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖21A對應于沿著圖1的線X-X’的截面圖和圖21B對應于沿著圖1的線Y-Y’的截面圖。

在形成接觸金屬層320后，可以在覆蓋層520和接觸金屬層320之間形成合金層。例如，可以實施硅化物形成操作，以使硅化物層525位于接觸金屬層320和SiP覆蓋層520之間。硅化物形成操作可包括在約250℃至850℃的溫度下的退火工藝。

硅化物層525在源極/漏極區(qū)上的厚度在約5nm到約7nm的范圍內(nèi)，并且在形成硅化物之后，SiP層的部分保留。

在圖15的S208中，類似于第一實施例的S109，實施平坦化操作以去除部分金屬層320、部分硅化物層525和部分覆蓋層520，從而獲得在圖22A和圖22B中示出的所得到的結構。圖22A和22B是根據(jù)本發(fā)明的第一實施例的Ge FinFET器件處于多個制造工藝階段之一的示例性截面圖。圖22A對應于沿著圖1的線X-X’的截面圖和圖22B對應于沿著圖1的線Y-Y’的截面圖。

平坦化操作可以包括CMP和/或回蝕刻工藝。去除金屬層320、硅化物 層525和覆蓋層520中設置在第二層間介電層上方的部分。

在平坦化操作之后，實施進一步的CMOS工藝以形成各個部件，諸如額外的層間介電層、接觸件/通孔、互連金屬層、鈍化層等。

圖23是根據(jù)本發(fā)明的修改的第二實施例的制造Ge FinFET器件的示例性流程圖。在圖23中，S201至S208與圖12中基本相同。在修改的第二實施例中，在SiP覆蓋層(S206)和金屬接觸層(S207)之間形成薄高K介電層610(S211)。

圖24A和圖24B是根據(jù)本發(fā)明的修改的第二實施例的制造Ge FinFET器件的各個階段的示例圖。圖24A對應圖沿著圖1的線X-X’的截面圖和圖24B對應于沿著圖1的線Y-Y’的截面圖。

在圖23的S206中，類似于圖15的S206，形成SiP覆蓋層。然而，在修改的第二實施例中，SiP層520在源極/漏極區(qū)上的厚度在約4nm到約6nm的范圍內(nèi)，而在層間介電層和接觸孔300的側壁上的厚度在約1nm至約2nm的范圍內(nèi)。

在圖23的S211中，在SiP覆蓋層520上方形成薄高k介電層610。介電層610的厚度在約0.5nm至約3nm的范圍內(nèi)。當覆蓋層是硅基時，高k介電層610可以包括氮化硅，氧化鋁，氧化鋁/氧化硅，氧化鑭和/或氧化鑭/氧化硅。當覆蓋層是鍺基時，高k介電層可以包括氮化鍺，氮氧化硅，氧化鍺，氧化鋁，氧化鎂和/或氧化鈦。這些介電材料可以是化學計量和非化學計量的氧化物組合物。

形成高k介電層610后，實施圖15中的操作S207和S208，從而獲得在圖25A和25B所示的結構。圖25A對應于沿著圖1的線X-X’的截面圖和圖25B對應于沿著圖1的線Y-Y’的截面圖。

雖然介電層620設置在SiP覆蓋層520和金屬接觸層320之間，因為高介電常數(shù)和小的厚度，帶結構(MIS圖)中的隧道勢壘高度降低，并可獲得較低的接觸電阻。

在第一和第二實施例中，采用具有金屬柵電極和高k柵極電介質(zhì)的柵極替代技術。然而，也可以采用具有多柵極結構的前柵技術。在前柵技術中，偽柵極層210是柵電極。

通常，使用Ge或Ge基材料具有諸如較低的N型摻雜劑活化水平和靠近價帶的費米能級釘扎的問題，這導致N型Ge Fin FET的源極/漏極和接觸金屬之間的N型接觸電阻的增加。在本發(fā)明中，通過使用形成在源極/漏極GeP層上方的N⁺SiP覆蓋層，可以抑制費米能級釘扎。

此外，在接觸孔形成之后形成SiP覆蓋層，防止在接觸蝕刻工藝中覆蓋層的缺失是可能的。此外，可以減小N型Ge Fin FET的源極/漏極和接觸金屬之間的N型接觸電阻。

應當理解，并非所有的優(yōu)點都必須在本文中論述，沒有特別的優(yōu)點是所有實施例或?qū)嵗匦璧?，以及其他實施例或?qū)嵗梢蕴峁┎煌膬?yōu)勢。

根據(jù)本發(fā)明的一個方面，在制造包括FinFET的半導體器件的方法中，在襯底上方形成鰭結構。鰭結構在第一方向上延伸并且包括上層。上層的部分從隔離絕緣層暴露。在鰭結構中形成源極/漏極結構。在鰭結構的部分上方形成柵極結構。柵極結構在與第一方向垂直的第二方向上延伸。在鰭結構、源極/漏極結構和柵極結構上方形成層間介電層。在層間介電層中形成接觸孔，從而暴露出源極/漏極結構。在接觸孔中形成覆蓋層。在覆蓋層上方形成接觸金屬層。

根據(jù)本發(fā)明的另一方面，在制造包括FinFET的半導體器件的方法中，在襯底上方形成鰭結構。鰭結構在第一方向上延伸并且包括上層。上層的部分從隔離絕緣層暴露。在鰭結構的部分上方形成柵極結構。柵極結構在與第一方向垂直的第二方向上延伸。在柵極結構和未被柵極結構覆蓋的鰭結構上方形成非晶層。在鰭結構和柵極結構上方形成層間介電層。在層間介電層中形成接觸孔，從而暴露出鰭結構的部分。在暴露的鰭結構中形成源極/漏極結構。在源極/漏極結構上方的接觸孔中形成覆蓋層。在覆蓋層上方形成接觸金屬層。

根據(jù)本發(fā)明的另一個方面，一種半導體器件包括：鰭結構，設置在襯底上方；柵極結構，設置在鰭結構的部分上方；源極/漏極結構，其包括未被柵極結構覆蓋的鰭結構的部分；層間介電層，形成在鰭結構、柵極結構和源極/漏極結構上方；接觸孔，形成在層間介電層中；以及接觸材料，設置在接觸孔中。鰭結構在第一方向上延伸并且包括上層，上層的部分從隔 離絕緣層暴露。柵極結構在與第一方向垂直的第二方向上延伸。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解、他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到、這種等同構造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下、在此他們可以做出多種變化、替換以及改變。