本發(fā)明涉及半導體領域，尤其涉及一種半導體結構的制造方法。

背景技術：

在半導體制造中，隨著超大規(guī)模集成電路的發(fā)展趨勢，集成電路特征尺寸持續(xù)減小。為了適應特征尺寸的減小，MOSFET場效應管的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現(xiàn)象，即所謂的短溝道效應(SCE：short-channel effects)更容易發(fā)生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現(xiàn)有的集成電路制作技術的兼容性。

鰭式場效應管按照功能區(qū)分主要分為核心(Core)器件和周邊(I/O)器件(或稱為輸入/輸出器件)。按照鰭式場效應管的電性類型區(qū)分，核心器件可分為核心NMOS器件和核心PMOS器件，周邊器件可分為周邊NMOS器件和周邊PMOS器件。

通常情況下，周邊器件的工作電壓比核心器件的工作電壓大的多。為防止電擊穿等問題，當器件的工作電壓越大時，要求器件的柵介質層的厚度越厚，因此，周邊器件的柵介質層的厚度通常大于核心器件的柵介質層的厚度。

但是，現(xiàn)有技術形成的半導體器件的電學性能較差。

技術實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體結構的制造方法，提高半導體器件 的電學性能。

為解決上述問題，本發(fā)明提供一種半導體結構的制造方法。包括如下步驟：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區(qū)域和第二區(qū)域，凸出于所述第一區(qū)域襯底的鰭部為第一鰭部，凸出于所述第二區(qū)域襯底的鰭部為第二鰭部；在所述半導體基底表面形成偽柵氧化膜以及位于所述偽柵氧化膜表面的偽柵電極膜，在所述偽柵電極膜表面形成圖形化的硬掩膜層；以所述硬掩膜層為掩膜，刻蝕所述偽柵電極膜和偽柵氧化膜，在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括第一偽柵氧化層和第一偽柵電極層，所述第二偽柵結構包括第二偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述硬掩膜層齊平并露出所述硬掩膜層頂部表面；去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構，暴露出所述第一鰭部的部分表面并在所述介質層內形成第一開口；在所述第一開口底部的第一鰭部表面形成第一柵氧化層；在形成所述第一柵氧化層之后，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構，暴露出所述第二鰭部的部分表面并在所述介質層內形成第二開口；在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。

可選的，在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。

可選的，所述第一偽柵氧化層和第二偽柵氧化層的材料為氧化硅。

可選的，形成所述第一偽柵氧化層和第二偽柵氧化層的工藝為原子層沉積工藝。

可選的，所述原子層沉積工藝的工藝參數(shù)包括：向原子層沉積室內通入的前驅體為含硅的前驅體，工藝溫度為80攝氏度至300攝氏度，壓強為0.1 托至20托，沉積次數(shù)為5次至50次。

可選的，去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構的步驟包括：在所述半導體基底表面形成光刻膠層，所述光刻膠層覆蓋所述第二偽柵電極層表面的硬掩膜層表面和第二鰭部表面并暴露出所述第一偽柵電極層表面的硬掩膜層；以所述光刻膠層為掩膜，依次刻蝕去除所述第一偽柵電極層表面的硬掩膜層、第一偽柵電極層和第一偽柵氧化層直至暴露出所述第一鰭部的部分表面；去除所述光刻膠層。

可選的，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構的步驟包括：在所述半導體基底表面形成深紫外光吸收氧化層，所述深紫外光吸收氧化層覆蓋所述第一柵氧化層表面和第一鰭部表面并暴露出所述第二偽柵電極層表面的硬掩膜層；以所述深紫外光吸收氧化層為掩膜，依次刻蝕去除所述第二偽柵電極層表面的硬掩膜層、第二偽柵電極層和第二偽柵氧化層直至暴露出所述第二鰭部的部分表面；去除所述深紫外光吸收氧化層。

可選的，去除所述第一、第二偽柵電極層表面的硬掩膜層的工藝為濕法刻蝕工藝。

可選的，所述濕法刻蝕工藝所采用的溶液為磷酸溶液。

可選的，去除所述第一、第二偽柵結構的工藝為等離子體干法刻蝕工藝。

可選的，所述第一柵氧化層的材料為氧化硅。

可選的，形成所述第一柵氧化層的工藝為原位蒸汽生成氧化工藝。

可選的，所述原位蒸汽生成氧化工藝的工藝參數(shù)包括：提供O₂和H₂，O₂流量為1sccm至30sccm，H₂流量為1.5sccm至15sccm，腔室溫度為700攝氏度至1200攝氏度。

可選的，所述柵介質層的材料為HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

可選的，所述第一區(qū)域為N型區(qū)或P型區(qū)，所述第二區(qū)域為N型區(qū)或P型區(qū)，所述第一區(qū)域和第二區(qū)域類型相同。

可選的，在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部 和側壁上形成柵介質層后，在所述第一開口和第二開口中填充金屬層之前，還包括：在所述柵介質層表面形成功函數(shù)層；所述第一區(qū)域和第二區(qū)域為N型區(qū)，所述功函數(shù)層為N型功函數(shù)材料；或者，所述第一區(qū)域和第二區(qū)域為P型區(qū)，所述功函數(shù)層為P型功函數(shù)材料。

可選的，所述第一區(qū)域和第二區(qū)域為N型區(qū)，所述功函數(shù)層的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一種或幾種；或者，所述第一區(qū)域和第二區(qū)域為P型區(qū)，所述功函數(shù)層的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一種或幾種。

可選的，形成所述第一柵極結構和第二柵極結構的步驟包括：在所述第一開口底部的第一柵氧化層表面、第一開口側壁、第二開口底部以及第二開口側壁上形成柵介質層，所述柵介質層還覆蓋所述介質層頂部表面；在所述柵介質層表面形成功函數(shù)層；在所述功函數(shù)層表面形成金屬層，所述金屬層填充滿所述第一開口和第二開口且所述金屬層頂部高于所述介質層頂部；研磨去除高于所述介質層頂部的金屬層，在所述第一區(qū)域的功函數(shù)層表面形成第一柵電極層，在所述第二區(qū)域的功函數(shù)層表面形成第二柵電極層。

可選的，研磨去除高于所述介質層頂部的金屬層的同時，研磨去除高于所述介質層頂部的柵介質層和功函數(shù)層，在所述第一區(qū)域形成位于所述第一柵氧化層表面和第一開口側壁的第一柵介質層，以及位于所述第一柵介質層表面的第一功函數(shù)層；在所述第二區(qū)域形成位于所述第二開口底部和側壁的第二柵介質層以及位于所述第二柵介質層表面的第二功函數(shù)層。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：本發(fā)明在形成第一偽柵結構和第二偽柵結構后保留所述第一偽柵結構和第二偽柵結構頂部的硬掩膜層，去除所述第一偽柵結構并在所述介質層內形成第一開口，在所述第一開口底部的第一鰭部表面形成第一柵氧化層時，所述第二偽柵結構頂部的硬掩膜層用于保護所述第二偽柵結構，避免所述第二偽柵電極層因形成所述第一柵氧化層的氧化工藝而被氧化，從而避免去除所述第二偽柵電極層頂部表面的氧化層的工藝對所述介質層造成損耗，提高了柵極結構高度的均勻度，進而使形成的半導體器件的電學性能得到提高。

附圖說明

圖1至圖5是現(xiàn)有技術半導體結構的制造方法各步驟對應的結構示意圖；

圖6至圖17是本發(fā)明半導體結構的制造方法一實施例中各步驟對應結構示意圖。

具體實施方式

現(xiàn)有技術的半導體器件的電性能較差，結合現(xiàn)有技術半導體結構制造方法分析其原因。參考圖1至圖5，示出了現(xiàn)有技術半導體結構的制造方法各步驟對應的結構示意圖。所述半導體結構的制造方法包括以下步驟：

參考圖1，形成半導體基底，所述半導體基底包括襯底100、凸出于所述襯底100的鰭部；所述襯底100包括第一區(qū)域Ⅰ和第二區(qū)域Ⅱ，凸出于所述第一區(qū)域Ⅰ襯底100的鰭部為第一鰭部110，凸出于所述第二區(qū)域Ⅱ襯底100的鰭部為第二鰭部120。所述第一區(qū)域Ⅰ用于形成周邊器件，所述第二區(qū)域Ⅱ用于形成核心器件。

具體地，所述半導體基底還包括位于所述第一區(qū)域Ⅰ的第一偽柵結構(未標示)、位于所述第二區(qū)域Ⅱ的第二偽柵結構(未標示)、位于所述第一偽柵結構兩側的第一區(qū)域源、漏區(qū)113以及位于所述第二偽柵結構兩側的第二區(qū)域源、漏區(qū)123。其中，所述第一偽柵結構包括位于所述第一鰭部110表面的第一偽柵氧化層111和位于所述第一偽柵氧化層111表面的第一偽柵電極層112，所述第二偽柵結構包括位于所述第二鰭部120表面的第二偽柵氧化層121和位于所述第二偽柵氧化層121表面的第二偽柵電極層122。所述半導體基底還包括覆蓋所述第一偽柵結構和第二偽柵結構的介質層130。

參考圖2，刻蝕去除所述第一偽柵結構，暴露出所述第一鰭部110的部分表面并在所述介質層130內形成第一開口200；在所述第一開口200底部的第一鰭部110表面形成第一柵氧化層114。

參考圖3，形成覆蓋所述第一區(qū)域Ⅰ的第一圖形層300，所述第一圖形層300覆蓋所述第一區(qū)域Ⅰ的介質層130并填充滿所述第一開口200(如圖2所示)，暴露出所述第二偽柵電極層122(如圖2所示)表面；以所述第一圖形層300為掩膜，刻蝕去除所述第二偽柵結構并在所述介質層130內形成第二 開口210；刻蝕去除所述第二偽柵結構后，去除所述第一圖形層300。

參考圖4，在所述第一開口200底部的第一柵氧化層114表面形成第一界面層115，在所述第二開口210(如圖2所示)底部的第二鰭部120表面形成第二界面層125；在所述第一界面層115表面、第一開口200側壁、第二界面層125表面以及第二開口210側壁形成柵介質層150，所述柵介質層150還覆蓋所述介質層130表面；在所述柵介質層150表面形成功函數(shù)層160。

結合參考圖5，在所述第一開口200(如圖4所示)和第二開口210(如圖4所示)填充滿金屬形成金屬層，且所述金屬層頂部高于所述介質層130頂部；研磨去除高于所述介質層130頂部的金屬層，在所述第一區(qū)域Ⅰ的功函數(shù)層160表面形成第一柵電極層118，在所述第二區(qū)域Ⅱ的功函數(shù)層160表面形成第二柵電極層128。

具體地，研磨去除高于所述介質層130頂部的金屬層的同時，研磨去除高于所述介質層130頂部的功函數(shù)層160和柵介質層150，在所述第一區(qū)域Ⅰ形成位于所述第一界面層115表面和第一開口200(如圖4所示)側壁的第一柵介質層116，以及位于所述第一柵介質層116表面的第一功函數(shù)層117；在所述第二區(qū)域Ⅱ形成位于所述第二界面層125表面和第二開口210側壁的第二柵介質層126，以及位于所述第二柵介質層126表面的第二功函數(shù)層127。所述第一柵氧化層114、第一界面層115、第一柵介質層116、第一功函數(shù)層117以及第一柵電極層118構成所述第一區(qū)域Ⅰ的第一柵極結構；所述第二界面層125、第二柵介質層126、第二功函數(shù)層127以及第二柵電極層128構成所述第二區(qū)域Ⅱ的第二柵極結構。

需要說明的是，如圖2所示，在所述第一開口200底部的第一鰭部110表面形成第一柵氧化層114的工藝過程中，所述第二偽柵電極層122頂部被部分氧化而在所述第二偽柵電極層122頂部表面形成氧化層(圖未示)。因此，在去除所述第二偽柵結構之前，先濕法刻蝕去除所述第二偽柵電極層122頂部表面生長的氧化層，但是，由于所述介質層130與所述氧化層的材料相當，因此所述濕法刻蝕工藝容易造成所述介質層130的損耗，從而容易導致后續(xù)形成的第一柵極結構和第二柵極結構高度的均勻度下降，進而導致半導體器件的電學性能降低。

為了解決所述技術問題，本發(fā)明提供一種半導體器件的制造方法，包括：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區(qū)域和第二區(qū)域，凸出于所述第一區(qū)域襯底的鰭部為第一鰭部，凸出于所述第二區(qū)域襯底的鰭部為第二鰭部；在所述半導體基底表面形成偽柵氧化膜以及位于所述偽柵氧化膜表面的偽柵電極膜，在所述偽柵電極膜表面形成圖形化的硬掩膜層；以所述硬掩膜層為掩膜，刻蝕所述偽柵電極膜和偽柵氧化膜，在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括第一偽柵氧化層和第一偽柵電極層，所述第二偽柵結構包括第二偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述硬掩膜層齊平并露出所述硬掩膜層頂部表面；去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構，暴露出所述第一鰭部的部分表面并在所述介質層內形成第一開口；在所述第一開口底部的第一鰭部表面形成第一柵氧化層；在形成所述第一柵氧化層之后，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構，暴露出所述第二鰭部的部分表面并在所述介質層內形成第二開口；在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。

本發(fā)明在形成第一偽柵結構和第二偽柵結構后保留所述第一偽柵結構和第二偽柵結構頂部的硬掩膜層，去除所述第一偽柵結構并在所述介質層內形成第一開口，在所述第一開口底部的第一鰭部表面形成第一柵氧化層時，所述第二偽柵結構頂部的硬掩膜層用于保護所述第二偽柵結構，避免所述第二偽柵電極層因形成所述第一柵氧化層的氧化工藝而被氧化，從而避免去除所述第二偽柵電極層頂部表面的氧化層的工藝對所述介質層造成損耗，提高了柵極結構高度的均勻度，進而使形成的半導體器件的電學性能得到提高。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。

圖6至圖17是本發(fā)明半導體結構的制造方法一實施例中各步驟對應結構 示意圖。

結合參考圖6和圖7，圖7是圖6沿AA1方向的剖面結構示意圖，形成半導體基底，所述半導體基底包括襯底400、凸出于所述襯底400的鰭部，所述襯底400包括第一區(qū)域Ⅰ(如圖7所示)和第二區(qū)域Ⅱ(如圖7所示)，凸出于所述第一區(qū)域Ⅰ襯底400的鰭部為第一鰭部410，凸出于所述第二區(qū)域Ⅱ襯底400的鰭部為第二鰭部420。

本實施例中，所述第一區(qū)域Ⅰ用于形成周邊器件(例如：I/O器件)，所述第二區(qū)域Ⅱ用于形成核心器件。所述第一區(qū)域Ⅰ可以為N型區(qū)或P型區(qū)，所述第二區(qū)域Ⅱ可以為N型區(qū)或P型區(qū)，所述第一區(qū)域Ⅰ和第二區(qū)域Ⅱ類型相同。

所述襯底400的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底400還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述第一鰭部410和第二鰭部420的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述襯底400為硅襯底，所述第一鰭部410和第二鰭部420的材料為硅。

具體地，形成所述半導體基底的步驟包括：提供初始基底(未標示)，在所述基底上形成硬掩膜層500，所述硬掩膜層500的形貌、尺寸及位置與后續(xù)形成的鰭部的形貌、尺寸及位置相同；以所述硬掩模層500為掩膜，刻蝕所述初始基底，形成若干分立的凸起；所述凸起為鰭部，刻蝕后的初始基底作為襯底400，所述襯底400包括第一區(qū)域Ⅰ和第二區(qū)域Ⅱ，位于所述第一區(qū)域Ⅰ的鰭部為第一鰭部110，位于所述第二區(qū)域Ⅱ的鰭部為第二鰭部120。

本實施例中，所述第一鰭部410和所述第二鰭部420的頂部尺寸小于底部尺寸。在其他實施例中，所述第一鰭部410和第二鰭部420的側壁還能夠與襯底表面相垂直，即所述第一鰭部410和第二鰭部420的頂部尺寸等于底部尺寸。

本實施例中，所述硬掩膜層500的材料為氮化硅，后續(xù)在進行平坦化工藝時，所述硬掩膜層500表面能夠作為平坦化工藝的停止位置，且所述硬掩膜層500還能夠起到保護所述第一鰭部410頂部、第二鰭部420頂部的作用。

參考圖8，在所述第一鰭部410和第二鰭部420表面形成線性氧化層401，用于修復所述第一鰭部410和第二鰭部420。

由于所述第一鰭部410、第二鰭部420為通過對所述初始基底刻蝕后形成，所述第一鰭部410和第二鰭部420通常具有凸出的棱角且表面具有缺陷，在后續(xù)形成鰭式場效應管后會影響器件性能。

因此，本實施例對所述第一鰭部410和第二鰭部420進行氧化處理以在所述第一鰭部410和第二鰭部420表面形成所述線性氧化層401。在氧化處理過程中，由于第一鰭部410和第二鰭部420凸出的棱角部分的比表面更大，更容易被氧化，后續(xù)去除所述線性氧化層401之后，不僅第一鰭部410和第二鰭部420表面的缺陷層被去除，且凸出棱角部分也被去除，使所述第一鰭部410和第二鰭部420的表面光滑，晶格質量得到改善，避免第一鰭部410和第二鰭部420頂角尖端放電問題，有利于改善鰭式場效應管的性能。

所述氧化處理可以采用氧等離子體氧化工藝、或者硫酸和過氧化氫的混合溶液氧化工藝。所述氧化處理還會對所述襯底400表面進行氧化，因此，所述線性氧化層401還位于所述襯底400表面。本實施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工藝對所述第一鰭部410和第二鰭部420進行氧化處理，形成所述線性氧化層401。

本實施例中，第一鰭部410和第二鰭部420的材料為硅。相應的，所述線性氧化層401的材料為氧化硅。

參考圖9，在所述襯底400表面形成隔離層402。

所述隔離層402作為半導體結構的隔離結構，用于對相鄰器件之間起到隔離作用，所述隔離層402的材料可以為氧化硅、氮化硅或氮氧化硅。本實施例中，所述隔離層402的材料為氧化硅。

需要說明的是，本實施例中，所述隔離層402是淺溝槽隔離層，但不限于淺溝槽隔離層。

具體地，形成所述隔離層402的步驟包括：在所述線性氧化層401表面形成隔離膜，所述隔離膜還覆蓋所述硬掩膜層500表面，所述隔離膜的頂部高于所述硬掩膜層500頂部；平坦化所述隔離膜直至露出所述硬掩膜層500 表面；回刻蝕去除部分厚度的所述隔離膜以形成所述隔離層402，且去除高于所述隔離層402頂部的線性氧化層401；去除所述硬掩膜層500(如圖8所示)。

所述隔離膜的材料與第一鰭部410、第二鰭部420以及襯底400的材料不同，且所述隔離膜的材料為易于被去除的材料，使得后續(xù)回刻蝕去除部分厚度的所述隔離膜的工藝不會對所述第一鰭部410和第二鰭部420造成損傷。所述隔離膜的材料可以為非晶碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅，形成所述隔離膜的工藝可以為化學氣相沉積、物理氣相沉積或原子層沉積工藝。

本實施例中，所述隔離膜的材料為氧化硅，形成所述隔離膜的工藝為化學氣相沉積工藝。

本實施例中，采用化學機械研磨工藝平坦化所述隔離膜直至露出所述掩膜層500表面；采用干法刻蝕工藝、濕法刻蝕工藝，或干法刻蝕工藝和濕法刻蝕工藝相結合的工藝，回刻蝕去除部分厚度的所述隔離膜以形成所述隔離層402。

需要說明的是，所述隔離層402的厚度與所述第一鰭部410或第二鰭部420的高度之比大于等于1/4且小于等于1/2。本實施例中，所述隔離層402的厚度與所述第一鰭部410或第二鰭部420的高度之比為1/2。

參考圖10，圖10是沿BB1(如圖6所示)方向的剖面結構示意圖，在所述第一鰭部410表面形成第一偽柵結構(未標示)，在所述第二鰭部420表面形成第二偽柵結構(未標示)。

所述第一偽柵結構和第二偽柵結構為后續(xù)形成的第一柵極結構和第二柵極結構占據(jù)空間位置。

本實施例中，所述第一偽柵結構橫跨所述第一鰭部410表面且覆蓋所述第一鰭部410部分頂部表面和側壁表面，包括第一偽柵氧化層411和第一偽柵電極層412，所述第二偽柵結構橫跨所述第二鰭部420表面且覆蓋所述第二鰭部420部分頂部表面和側壁表面，包括第二偽柵氧化層421和第二偽柵電極層422。

具體地，形成所述第一偽柵結構和第二偽柵結構的步驟包括：在所述半 導體基底表面形成偽柵氧化膜以及位于所述偽柵氧化膜表面的偽柵電極膜，所述偽柵氧化膜覆蓋所述第一鰭部410和第二鰭部420；對所述偽柵電極膜進行平坦化處理；在所述偽柵電極膜表面形成圖形化的硬掩膜層510，所述硬掩膜層510的位置、形狀和尺寸與后續(xù)形成的偽柵電極層的位置、形狀和尺寸相同；以所述硬掩膜層510為掩膜，刻蝕所述偽柵電極膜和偽柵氧化膜，在所述第一區(qū)域Ⅰ的第一鰭部410表面形成第一偽柵結構并在所述第二區(qū)域Ⅱ的第二鰭部420表面形成第二偽柵結構，其中，所述第一偽柵結構包括第一偽柵氧化層411和第一偽柵電極層412，所述第二偽柵結構包括第二偽柵氧化層421和第二偽柵電極層422，其中，所述第一偽柵結構橫跨所述第一鰭部410表面且覆蓋所述第一鰭部410部分頂部表面和側壁表面，所述第二偽柵結構橫跨所述第二鰭部420表面且覆蓋所述第二鰭部420部分頂部表面和側壁表面。

需要說明的是，形成所述第一偽柵結構和第二偽柵結構之后，保留所述第一偽柵電極層412頂部表面的硬掩膜層510以及所述第二偽柵電極層422頂部表面的硬掩膜層510，用于保護所述第一偽柵電極層412和第二偽柵電極層422。

本實施例中，所述硬掩膜層510的材料為氮化硅。

所述第一偽柵氧化層411和第二偽柵氧化層421的材料為氧化硅。所述第一偽柵電極層412和第二偽柵電極層422的材料可以為多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本實施例中，所述第一偽柵電極層412和第二偽柵電極層422的材料為多晶硅。

本實施例中，形成所述第一偽柵氧化層411和第二偽柵氧化層421的工藝為原子層沉積工藝。所述原子層沉積工藝的工藝參數(shù)包括：向原子層沉積室內通入的前驅體為含硅的前驅體，工藝溫度為80攝氏度至300攝氏度，壓強為0.1托至20托，沉積次數(shù)為5次至50次。

所述原子層沉積工藝為在所述第一鰭部410部分頂部表面和側壁表面沉積所述第一偽柵氧化層411，在所述第二鰭部420部分頂部表面和側壁表面沉積所述第二偽柵氧化層421，而不像氧化工藝是通過消耗所述第一鰭部410和 第二鰭部420形成所述第一偽柵氧化層411和第二偽柵氧化層421，從而可以保證所述第一鰭部410和第二鰭部420不被過度消耗。

結合參考圖11，需要說明的是，形成所述第一偽柵結構和第二偽柵結構之后，還包括：在所述第一偽柵結構側壁以及所述第一偽柵電極層412頂部表面的硬掩膜層510側壁形成第一區(qū)域第一側壁層413，在所述第二偽柵結構側壁以及所述第二偽柵電極層422頂部表面的硬掩膜層510側壁形成第二區(qū)域第一側壁層423；。

所述第一區(qū)域第一側壁層413和第二區(qū)域第一側壁層423的材料可以為氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。所述第一區(qū)域第一側壁層413和第二區(qū)域第一側壁層423可以為單層結構或疊層結構。

本實施例中，所述第一區(qū)域第一側壁層413和第二區(qū)域第一側壁層423為單層結構，所述第一區(qū)域第一側壁層413和第二區(qū)域第一側壁層423的材料為氮化硅。

結合參考圖12，還需要說明的是，在形成第一區(qū)域第一側壁層413和第二區(qū)域第一側壁層423之后，還包括：在所述第一區(qū)域第一側壁層413表面形成第一區(qū)域第二側壁層415，在所述第二區(qū)域第一側壁層423表面形成第二區(qū)域第二側壁層425。在所述第一偽柵結構兩側的第一鰭部410內形成第一區(qū)域應力層414，在所述第二偽柵結構兩側的第二鰭部420內形成第二區(qū)域應力層424；在所述第一偽柵結構兩側的第一區(qū)域應力層414內摻雜離子形成第一區(qū)域源、漏區(qū)(圖未示)，在所述第二偽柵結構兩側的第二區(qū)域應力層424內摻雜離子形成第二區(qū)域源、漏區(qū)(圖未示)。

所述第一區(qū)域第二側壁層415和所述第二區(qū)域第二側壁層425的材料可以為氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。所述第一區(qū)域第二側壁層415和所述第二區(qū)域第二側壁層425可以為單層結構或疊層結。

本實施例中，所述第一區(qū)域第二側壁層415和所述第二區(qū)域第二側壁層425為單層結構，所述第一區(qū)域第二側壁層415和所述第二區(qū)域第二側壁層 425的材料為氮化硅。

參考圖13，在所述半導體基底表面形成介質層460，所述介質層460與所述硬掩膜層510齊平并露出所述硬掩膜層510頂部表面。

本實施例中，所述介質層460位于所述隔離層402表面、部分第一鰭部410表面以及部分第二鰭部420表面，所述介質層460還覆蓋所述第一區(qū)域源、漏區(qū)(圖未示)和第二區(qū)域源、漏區(qū)(圖未示)表面，且所述介質層460頂部與所述硬掩膜層510頂部表面齊平。

本實施例中，所述介質層460為疊層結構，包括位于所述半導體基底表面第一介質層440，以及位于所述第一介質層440表面的第二介質層450。

所述介質層460作為后續(xù)形成的鰭式場效應管的隔離結構。其中，所述第二介質層450的致密度大于所述第一介質層440的致密度，所述第二介質層450的電絕緣性能優(yōu)于所述第一介質層440的電絕緣性能，從而使得后續(xù)形成的隔離結構具有良好的電絕緣性能。

本實施例中，由于所述第一介質膜所需填充的開口深寬比較大，為了提高所述第一介質層440的填孔(gap-filling)能力，使得所述第一介質層440具有較好的粘附性，且避免在形成的第一介質層440內形成空洞，采用流動性化學氣相沉積(FCVD)工藝形成所述第一介質層440；本實施例中，采用高縱寬比(HARP)沉積工藝形成所述第二介質層450，從而使所述第二介質層450的致密度更高。

所述第一介質層440的材料為絕緣材料，例如為氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本實施例中，所述第一介質層440的材料為氧化硅。

所述第二介質層450的材料為絕緣材料，例如為氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本實施例中，所述第二介質層450的材料為氧化硅。

需要說明的是，在形成所述介質層460之前，還包括：在所述半導體基底表面形成刻蝕阻擋層430，所述刻蝕阻擋層430還覆蓋所述第一偽柵結構側壁、第二偽柵結構側壁和硬掩膜層510表面。

所述刻蝕阻擋層430用于作為后續(xù)接觸孔刻蝕工藝中的刻蝕停止層，且作為后續(xù)平坦化工藝的停止位置。本實施例中，所述刻蝕阻擋層430的材料為氮化硅。

具體地，形成所述介質層460的步驟包括：在所述半導體基底表面形成刻蝕阻擋層430后，在所述鰭部與鰭部之間的半導體基底上填充滿第一介質膜，所述第一介質膜還覆蓋所述第一偽柵結構、第二偽柵結構和硬掩膜層510，且所述第一介質膜頂部高于所述硬掩膜層510頂部；平坦化所述第一介質膜直至露出所述刻蝕阻擋層430頂部表面；回刻蝕去除部分厚度的第一介質膜以形成第一介質層440；在所述第一介質層440表面形成第二介質膜，所述第二介質膜還覆蓋所述第一偽柵結構、第二偽柵結構表面和硬掩膜層510，且所述第二介質膜頂部高于所述硬掩膜層510頂部；平坦化所述第二介質膜直至露出所述硬掩膜層510頂部表面。

需要說明的是，在平坦化所述第二介質膜的同時，去除位于所述硬掩膜層510頂部的刻蝕阻擋層430，使形成的所述第二介質層450頂部與所述硬掩膜層510頂部齊平。

本實施例中，采用化學機械研磨工藝平坦化所述第一介質膜，去除高于所述刻蝕阻擋層430頂部表面的第一介質膜；采用化學機械研磨工藝平坦化所述第二介質膜，去除高于所述硬掩膜層510頂部表面的第二介質膜；采用干法刻蝕工藝、濕法刻蝕工藝或干法刻蝕工藝和濕法刻蝕相結合的工藝去除部分厚度的第一介質膜。

參考圖14，去除所述第一偽柵電極層412(如圖13所示)表面的硬掩膜層510(如圖13所示)和第一偽柵結構(未標示)，暴露出所述第一鰭部410的部分表面并在所述介質層460內形成第一開口600。

具體地，去除所述第一偽柵電極層412表面的硬掩膜層510和第一偽柵結構的步驟包括：在所述半導體基底表面形成光刻膠層520，所述光刻膠層520覆蓋所述第二偽柵電極層422表面的硬掩膜層510表面和第二鰭部420表面并暴露出所述第一偽柵電極層表面的硬掩膜層510；以所述光刻膠層520為掩膜，依次刻蝕去除所述第一偽柵電極層412表面的硬掩膜層510、第一偽柵 電極層412和第一偽柵氧化層411直至暴露出所述第一鰭部410的部分表面，并在所述介質層460內形成第一開口600；去除所述光刻膠層520。

本實施例中，去除所述第一偽柵電極層412表面的硬掩膜層510的工藝為濕法刻蝕工藝，所述濕法刻蝕工藝所采用的溶液為磷酸；去除所述第一偽柵結構的工藝為等離子體干法刻蝕工藝。采用濕法去膠或灰化工藝去除所述光刻膠層520。

參考圖15，在所述第一開口600底部的第一鰭部410表面形成第一柵氧化層470。

具體地，通過氧化工藝形成所述第一柵氧化層470。由于所述第二偽柵電極層422表面形成有硬掩膜層510，所述硬掩膜層510可以在形成所述第一柵氧化層470的過程中保護所述第二偽柵電極層422，這樣不容易在第二偽柵電極層422表面形成氧化層，從而避免去除所述氧化層的刻蝕工藝對所述介質層460造成的損耗，提高了后續(xù)形成的柵極結構高度的均勻度，進而使形成的半導體器件的電學性能得到提高。

本實施例中，所述第一柵氧化層470的材料為氧化硅。

具體地，形成所述第一柵氧化層470的工藝為原位蒸汽生成氧化工藝。所述原位蒸汽生成氧化工藝的工藝參數(shù)包括：提供O₂和H₂，O₂流量為1sccm至30sccm，H₂流量為1.5sccm至15sccm，腔室溫度為700攝氏度至1200攝氏度。

參考圖16，形成所述第一柵氧化層470之后，去除所述第二偽柵電極層422(如圖15所示)表面的硬掩膜層510和第二偽柵結構(未標示)，直至暴露出所述第二鰭部420的部分表面并在所述介質層460內形成第二開口610。

需要說明的是，所述第一區(qū)域Ⅰ用于形成周邊器件(例如：I/O器件)，所述第二區(qū)域Ⅱ用于形成核心器件，核心器件的工作電壓比周邊器件的工作電壓小，為防止電擊穿等問題，當器件的工作電壓越大時，要求器件的柵介質層的厚度越厚，也就是說，后續(xù)形成的第二區(qū)域Ⅱ的柵介質層的厚度小于第一區(qū)域Ⅰ的柵介質層的厚度。為此，本實施例中，在形成第二區(qū)域Ⅱ的柵介質層之前，先去除所述第二偽柵電極層422(如圖15所示)以及位于所述 第二偽柵電極層422下方的第二偽柵氧化層421(如圖15所示)，從而后續(xù)形成的周邊器件柵介質層(未標示)的厚度大于核心器件柵介質層(未標示)的厚度。

具體地，去除所述第二偽柵電極層422表面的硬掩膜層510和第二偽柵結構的步驟包括：在所述半導體基底表面形成深紫外光吸收氧化層(Deep UV Light Absorbing Oxide，DUO)530，所述深紫外光吸收氧化層530覆蓋所述第一柵氧化層470和第一鰭部410表面并暴露出所述第二偽柵電極層422表面的硬掩膜層510表面；以所述深紫外光吸收氧化層530為掩膜，依次刻蝕去除所述第二偽柵電極層422表面的硬掩膜層510、第二偽柵電極層422和第二偽柵氧化層421；去除所述深紫外光吸收氧化層530。所述深紫外光吸收氧化層530具有良好的填充效果，能較好地覆蓋所述第一柵氧化層470表面和第一鰭部410表面。

本實施例中，去除所述第二偽柵電極層422表面的硬掩膜層510的工藝為濕法刻蝕工藝，所述濕法刻蝕工藝所采用的溶液為磷酸；去除所述第二偽柵結構的工藝為等離子體干法刻蝕工藝。去除所述第二偽柵結構之后，采用濕法去膠或灰化工藝去除所述深紫外光吸收氧化層530。

參考圖17，在所述第一柵氧化層470表面、第一開口600(如圖15所示)側壁以及第二開口610(如圖16所示)的底部和側壁上形成柵介質層(未標示)；在所述第一開口600和第二開口610中填充金屬層(未標示)，位于所述第一開口600中的第一柵氧化層470、柵介質層和金屬層構成第一柵極結構(未標示)，位于所述第二開口610中的柵介質層和金屬層構成第二柵極結構(未標示)。

本實施例中，所述第一柵極結構橫跨所述第一鰭部410，且覆蓋所述第一鰭部410的部分頂部表面和側壁表面，具體地，所述第一柵極結構包括覆蓋所述第一鰭部410部分頂部表面和側壁表面的第一柵介質層417和位于所述第一柵介質層417上的第一柵電極層419；所述第二柵極結構橫跨所述第二鰭部420，且覆蓋所述第二鰭部420的部分頂部表面和側壁表面，具體地，所述第二柵極結構包括覆蓋所述第二鰭部420部分頂部表面和側壁表面的第二柵介質層427和位于所述第二柵介質層427上的第二柵電極層429。

所述第一區(qū)域Ⅰ用于形成周邊器件，所述第二區(qū)域Ⅱ用于形成核心器件，因此，所述第一柵氧化層470與所述第一柵介質層417作為周邊器件的柵介質層，所述第二柵介質層427作為核心器件的柵介質層。本實施例中，所述第一柵介質層417的材料為高k柵介質材料，所述第二柵介質層427的材料為高k柵介質材料，其中，高k柵介質材料指的是，相對介電常數(shù)大于氧化硅相對介電常數(shù)的柵介質材料，高k柵介質材料可以為HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

所述金屬層的材料為Al、Cu、Ag、Au、Pt、Ni、Ti或W。本實施例中，所述金屬層的材料為W。

本實施例中，在所述第一柵氧化層470表面、第一開口600(如圖15所示)側壁以及第二開口610(如圖16所示)的底部和側壁上形成柵介質層之后，在所述柵介質層上形成金屬層之前，形成所述第一柵極結構和第二柵極結構的步驟還包括：在所述柵介質層表面形成功函數(shù)層(未標示)。

所述第一柵極結構還包括：位于所述第一柵介質層417和所述第一柵電極層419之間的第一功函數(shù)層418，用于調節(jié)周邊器件的閾值電壓；所述第二柵極結構還包括：位于所述第二柵介質層427和所述第二柵電極層429之間的第二功函數(shù)層428，用于調節(jié)所述核心器件的閾值電壓。

本實施例中，所述第一區(qū)域Ⅰ和第二區(qū)域Ⅱ為N型區(qū)時，所述功函數(shù)層為N型功函數(shù)材料；所述第一區(qū)域Ⅰ和第二區(qū)域Ⅱ為P型區(qū)時，所述功函數(shù)層為P型功函數(shù)材料。

具體地，所述第一區(qū)域Ⅰ和第二區(qū)域Ⅱ為N型區(qū)，所述功函數(shù)層為N型功函數(shù)材料，N型功函數(shù)材料功函數(shù)范圍為3.9ev至4.5ev，例如為4ev、4.1ev或4.3ev。所述功函數(shù)層為單層結構或疊層結構，所述功函數(shù)層的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一種或幾種。本實施例中，所述功函數(shù)層的材料為TiAl；相應的，所述第一功函數(shù)層418和第二功函數(shù)層428的材料為TiAl。

或者，所述第一區(qū)域Ⅰ和第二區(qū)域Ⅱ為P型區(qū)，所述功函數(shù)層為P型功函數(shù)材料，P型功函數(shù)材料功函數(shù)范圍為5.1ev至5.5ev，例如，5.2ev、5.3ev 或5.4ev。所述功函數(shù)層為單層結構或疊層結構，所述功函數(shù)層的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一種或幾種。本實施例中，所述功函數(shù)層的材料為TiN；相應的，所述第一功函數(shù)層418和第二功函數(shù)層428的材料為TiN。

具體地，形成所述第一柵極結構和第二柵極結構的步驟包括：在所述第一開口600底部的第一柵氧化層470表面、第一開口600側壁、第二開口610底部以及第二開口610側壁形成柵介質層，所述柵介質層還覆蓋所述介質層460表面；在所述柵介質層表面形成功函數(shù)層；在所述功函數(shù)層表面形成金屬層，所述金屬層填充滿所述第一開口600和第二開口610且所述金屬層頂部高于所述介質層460頂部；研磨去除高于所述介質層460頂部的金屬層，在所述第一區(qū)域Ⅰ的功函數(shù)層表面形成第一柵電極層419，在所述第二區(qū)域Ⅱ的功函數(shù)層表面形成第二柵電極層429。

需要說明的是，研磨去除高于所述介質層460頂部的金屬層的同時，還研磨去除高于所述介質層460頂部的柵介質層和功函數(shù)層，在所述第一區(qū)域Ⅰ形成位于所述第一柵氧化層470表面和第一開口600側壁的第一柵介質層417，以及位于所述第一柵介質層417表面的第一功函數(shù)層418，在所述第二區(qū)域Ⅱ形成位于所述第二開口610側壁及底部的第二柵介質層427，以及位于所述第二柵介質427表面的第二功函數(shù)層428。

還需要說明的是，形成所述介質層460之后，所述介質層460頂部與所述硬掩膜層510頂部(如圖13所示)表面齊平，因此，所述介質層460的厚度大于預設厚度目標值，所述第一開口600(如圖15所示)內的金屬層厚度大于預設厚度目標值，所述第二開口610(如圖16所示)內的金屬層厚度大于預設厚度目標值。在研磨去除高于所述介質層460頂部的金屬層后，還包括：研磨去除部分所述第二介質層450和部分所述金屬層，直至所述介質層460的厚度達到預設厚度目標值，所述第一開口600內的金屬層和所述第二開口610內的金屬層厚度達到預設厚度目標值。

還需要說明的是，為了提高所述第一柵極結構與第一鰭部410之間、所述第二柵極結構與第二鰭部420之間的界面性能，在形成所述第一柵介質層417和第二柵介質層427之前，還包括：在所述第一開口600底部的第一柵氧 化層470表面形成第一界面層416，在所述第二開口610底部的第二鰭部420表面形成第二界面層426；形成所述柵介質層的步驟包括：在所述第一開口600底部的第一界面層416表面、第一開口600側壁、第二開口610底部的第二界面層426表面以及第二開口610側壁形成所述柵介質層。

本發(fā)明在形成第一偽柵結構和第二偽柵結構后保留所述第一偽柵結構和第二偽柵結構頂部的硬掩膜層，去除所述第一偽柵結構并在所述介質層內形成第一開口，在所述第一開口底部的第一鰭部表面形成第一柵氧化層時，所述第二偽柵結構頂部的硬掩膜層用于保護所述第二偽柵結構，避免所述第二偽柵電極層因形成所述第一柵氧化層的氧化工藝而被氧化，從而避免去除所述第二偽柵電極層頂部表面的氧化層的工藝對所述介質層造成損耗，提高了后續(xù)形成的第一柵極結構和第二柵極結構高度的均勻度，進而提高半導體器件的電學性能得到。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。