本公開涉及一種形成有核心區(qū)域和i/o區(qū)域的半導(dǎo)體集成電路裝置。

背景技術(shù)：

近年來，半導(dǎo)體集成電路向大規(guī)模化發(fā)展，其輸入輸出信號數(shù)增多。因此，如果在核心區(qū)域的周圍排列配置單重輸入輸出單元(i/o單元)，則存在如下問題：半導(dǎo)體集成電路的面積由i/o單元限定，從而有時構(gòu)成半導(dǎo)體集成電路的裝置、即半導(dǎo)體集成電路裝置的面積增大。

在專利文獻1中，公開了在周圍配置了多重i/o單元的半導(dǎo)體集成電路的結(jié)構(gòu)。通過該結(jié)構(gòu)，避免半導(dǎo)體集成電路的面積由i/o單元限定。

專利文獻1：日本公開專利公報特開2000-21987號公報

技術(shù)實現(xiàn)要素：

-發(fā)明要解決的技術(shù)問題-

在如專利文獻1所公開的配置了多重i/o單元的結(jié)構(gòu)下，在每個i/o單元列中設(shè)置有環(huán)狀電源配線，且從外部連接墊片向該電源配線供電。因此，需要對每個i/o單元列都要保證充分的電源供給能力和esd(electrostaticdischarge，靜電釋放)保護能力。這可通過在各個i/o單元列中增加電源供給用i/o單元來應(yīng)對，然而在該情況下，會引起半導(dǎo)體集成電路的面積進一步增加這樣的問題。

本公開的目的在于提供一種半導(dǎo)體集成電路裝置中在不導(dǎo)致半導(dǎo)體集成電路的面積增加的情況下能夠充分地確保對i/o單元的電源供給能力和esd保護能力的結(jié)構(gòu)。

-用以解決技術(shù)問題的技術(shù)方案-

本公開的一方面涉及一種半導(dǎo)體集成電路裝置，其具備：兩列以上的i/o單元列，兩列以上的所述i/o單元列分別具備沿第一方向排列的多個i/o單元；多個外部連接墊片；以及電源共用配線，所述電源共用配線將分別包括在兩列以上的所述i/o單元列中的第一i/o單元相互連接，所述第一i/o單元是用于供給電源電位的i/o單元或者用于供給接地電位的i/o單元，通過所述電源共用配線相互連接的所述第一i/o單元配置于在所述第一方向上具有重疊區(qū)的位置上，所述電源共用配線是沿著垂直于所述第一方向的第二方向延伸的配線，并且，所述電源共用配線連接在多個所述外部連接墊片中的位于在所述第一方向上與該電源共用配線最近的位置上的第一墊片上。

根據(jù)該方面，半導(dǎo)體集成電路裝置具備兩列以上的i/o單元列，在各個i/o單元列中，用于供給電源電位或者接地電位的第一i/o單元通過電源共用配線相互連接。通過電源共用配線相互連接的各個第一i/o單元配置于在i/o單元所排列的第一方向上彼此具有重疊區(qū)的位置上，電源共用配線沿著垂直于第一方向的第二方向延伸，并且，電源共用配線與第一墊片連接，該第一墊片位于在第一方向上與該電源共用配線最近的位置上。由此，i/o單元列能夠分別從其它i/o單元列接收電源供給或利用其它i/o單元列的esd保護功能。因此，對于各個i/o單元列而言，在不增加電路的情況下能夠加強電源供給能力、esd保護能力。此外，能夠抑制用于電源共用配線的必要配線資源的增加，并且能夠?qū)㈦娫垂灿门渚€的配線電阻抑制得較小。

在本公開的另一方面涉及一種半導(dǎo)體集成電路裝置，其具備：包括沿第一方向排列的多個i/o單元的第一i/o單元列和第二i/o單元列；以及配置在所述第一i/o單元列與所述第二i/o單元列之間的內(nèi)部邏輯電路，在該半導(dǎo)體集成電路裝置中，所述第一i/o單元列位于比所述內(nèi)部邏輯電路更靠內(nèi)側(cè)的位置上，所述第二i/o單元列位于比所述內(nèi)部邏輯電路更靠外側(cè)的位置上，所述第一i/o單元列和所述第二i/o單元列中的i/o單元包括在垂直于所述第一方向的第二方向上被分成的高電源電壓區(qū)域和低電源電壓區(qū)域，并且，所述第一i/o單元列和所述第二i/o單元列被配置成所述低電源電壓區(qū)域位于所述內(nèi)部邏輯電路側(cè)，所述第一i/o單元列包括至少一個第一i/o單元，所述第一i/o單元是用于將信號輸入輸出的i/o單元，所述第一i/o單元在所述低電源電壓區(qū)域具有信號端子，所述第一i/o單元所具有的所述信號端子通過信號配線與所述內(nèi)部邏輯電路連接。

根據(jù)該方面，內(nèi)部邏輯電路配置在第一i/o單元列與第二i/o單元列之間，第一i/o單元列位于比內(nèi)部邏輯電路更靠內(nèi)側(cè)的位置上，第二i/o單元列位于比內(nèi)部邏輯電路更靠外側(cè)的位置上。第一i/o單元列及第二i/o單元列中的i/o單元在與單元所排列的第一方向垂直的第二方向上被劃分為高電源電壓區(qū)域和低電源電壓區(qū)域，并且，第一i/o單元列及第二i/o單元列被配置成：低電源電壓區(qū)域位于內(nèi)部邏輯電路側(cè)。由此，能夠縮短將位于半導(dǎo)體集成電路裝置的內(nèi)側(cè)的第一i/o單元列與內(nèi)部邏輯電路連接的信號配線的長度。由此，能夠?qū)崿F(xiàn)信號傳輸?shù)母咚倩?、低功耗化?/p>

-發(fā)明的效果-

根據(jù)本公開所涉及的半導(dǎo)體集成電路裝置，能夠在不導(dǎo)致半導(dǎo)體集成電路的面積增加的情況下，充分地確保對i/o單元列的電源供給能力和esd保護能力。

附圖說明

圖1是示意性地表示實施方式所涉及的半導(dǎo)體集成電路裝置的整體結(jié)構(gòu)的俯視圖。

圖2是表示第一實施方式所涉及的半導(dǎo)體集成電路裝置的i/o區(qū)域的結(jié)構(gòu)示例的圖。

圖3是表示第二實施方式所涉及的半導(dǎo)體集成電路裝置的i/o區(qū)域的結(jié)構(gòu)示例的圖。

具體實施方式

下面，根據(jù)附圖對實施方式進行說明。

(第一實施方式)

圖1是示意性地表示實施方式所涉及的半導(dǎo)體集成電路裝置的整體結(jié)構(gòu)的俯視圖。圖1所示的半導(dǎo)體集成電路裝置1具備：形成有內(nèi)部核心(core)電路的核心區(qū)域2；以及設(shè)置在核心區(qū)域2的周圍且形成有接口電路(i/o電路)的i/o區(qū)域3。在i/o區(qū)域3，以環(huán)狀地包圍半導(dǎo)體集成電路裝置1的周邊部的方式設(shè)置有兩列i/o單元列，即i/o單元列10a、10b。雖然在圖1中簡化圖示，然而在i/o單元列10a、10b中分別排列有構(gòu)成接口電路的多個i/o單元10。此外，雖然在圖1中省略圖示，然而在半導(dǎo)體集成電路裝置1配置有多個外部連接墊片。

圖2是表示本實施方式所涉及的半導(dǎo)體集成電路裝置1的i/o區(qū)域3的結(jié)構(gòu)示例的圖，其相當(dāng)于圖1的部分x的放大圖。需要說明的是，在圖2中，省略圖示了i/o單元的內(nèi)部結(jié)構(gòu)、信號配線等。在圖2中，兩列i/o單元列10a、10b分別具備在相當(dāng)于第一方向的附圖中橫向(沿半導(dǎo)體集成電路裝置1的外邊延伸的方向)上排列的多個i/o單元10。而且，在i/o單元列10a、10b的上層配置有多個外部連接墊片20。需要說明的是，本實施方式所涉及的半導(dǎo)體集成電路裝置被施加兩種電源電位，外部連接墊片20包括：接收第一電源電位vdd1的墊片21a、21b；接收第二電源電位vdd2的墊片22；以及接收接地電位vss的墊片23。vdd1例如是3.3v，vdd2例如是1.8v。各個外部連接墊片20與半導(dǎo)體集成電路裝置1的外部連接。

i/o單元列10a包括vdd1供給用i/o單元11a、vdd2供給用i/o單元12a以及vss供給用i/o單元13a。同樣，i/o單元列10b包括vdd1供給用i/o單元11b、vdd2供給用i/o單元12b以及vss供給用i/o單元13b。上述的用于供給電源電位、接地電位的i/o單元11a、11b、12a、12b、13a、13b分別具有由mos晶體管、二極管等構(gòu)成的esd保護電路。其它i/o單元10主要是用于信號。

在附圖中橫向上，vdd1供給用i/o單元11a、11b(在圖2中標(biāo)注了同一種斜線)的尺寸相等，且配置在相同的位置上。同樣，在附圖中橫向上，vdd2供給用i/o單元12a、12b(在圖2中標(biāo)注了同一種斜線)的尺寸相等，且配置在相同的位置上。此外，在附圖中橫向上，vss供給用i/o單元13a、13b(圖2中標(biāo)注了同一種斜線)的尺寸雖然不相等，然而配置在具有重疊區(qū)的位置上。

而且，圖2中的結(jié)構(gòu)具備：將作為第一i/o單元的vdd1供給用i/o單元11a、11b相互連接的電源共用配線31；將作為第一i/o單元的vdd2供給用i/o單元12a、12b相互連接的電源共用配線32；以及將作為第一i/o單元的vss供給用i/o單元13a、13b相互連接的電源共用配線33。電源共用配線31、32、33均是沿著相當(dāng)于第二方向的附圖中縱向延伸的配線，其中，第二方向垂直于第一方向。電源共用配線31與接收vdd1的墊片21a、21b連接，進而電源共用配線31通過未圖示的配線、通孔等與i/o單元11a、11b連接。作為第一墊片的墊片21a、21b是外部連接墊片20中的、在附圖中橫向上與電源共用配線31最近的墊片。在圖2中，電源共用配線31具有俯視時與墊片21a、21b重疊的區(qū)域。電源共用配線32與接收vdd2的墊片22連接，進而電源共用配線32通過未圖示的配線、通孔等與i/o單元12a、12b連接。墊片22是外部連接墊片20中的、在附圖中橫向上與電源共用配線32最近的墊片。電源共用配線33與接收vss的墊片23連接，進而電源共用配線33通過未圖示的配線、通孔等與i/o單元13a、13b連接。墊片23是外部連接墊片20中的、在附圖中橫向上與電源共用配線33最近的墊片。在圖2中，各個外部連接墊片20和電源共用配線31、32、33形成在同一配線層上，然而它們也可以形成在不同配線層上。在該情況下，各個外部連接墊片20和電源共用配線31、32、33通過配線、通孔等連接。

根據(jù)圖2的結(jié)構(gòu)，在兩列i/o單元列10a、10b，vdd1供給用i/o單元11a、11b通過電源共用配線31相互連接，vdd2供給用i/o單元12a、12b通過電源共用配線32相互連接，vss供給用i/o單元13a、13b通過電源共用配線33相互連接。因此，能夠?qū)崿F(xiàn)i/o單元列10a、10b分別從另一列接收電源供給或者利用另一列的esd保護功能。由此，對于各個i/o單元列10a、10b而言，在不增加i/o單元的情況下，即不會使半導(dǎo)體集成電路的面積增加的情況下，加強電源供給能力、esd保護能力。

此外，vdd1供給用i/o單元11a、11b在附圖中橫向上的位置是對齊的，并且vdd2供給用i/o單元12a、12b在附圖中橫向上的位置是對齊的。此外，vss供給用i/o單元13a、13b布置于在附圖中橫向上具有重疊區(qū)的位置上。因此，能夠配置沿著附圖中縱向延伸的配線作為電源共用配線31、32、33。進而，電源共用配線31、32、33分別連接于在附圖中橫向上最近的墊片21a和21b、22、23。由此，能夠抑制用于電源共用配線的必要配線資源的增加，并且能夠?qū)㈦娫垂灿门渚€的配線電阻抑制得較小。需要說明的是，要得到該效果，并不需要相互連接的i/o單元的位置在附圖中橫向上非要一致，只要以在附圖中橫向上具有重疊區(qū)的方式排列即可。

此外，在一個墊片22上連接有用于供給vdd2的兩個i/o單元12a、12b，此外，在一個墊片23上連接有用于供給vss的兩個i/o單元13a、13b。由此，能夠減少用于供給電源的墊片數(shù)量。另一方面，如用于供給vdd1的i/o單元11a、11b那樣，也可以連接有多個墊片21a、21b。通過增加所連接的墊片的數(shù)量，能夠?qū)崿F(xiàn)封裝(package)的電感、阻抗減小。需要說明的是，如果與電源共用配線連接的墊片的數(shù)量少于利用該電源共用配線相互連接的i/o單元的數(shù)量，則能夠得到減少墊片數(shù)量的效果。

此外，也可以為：如將vdd1供給用i/o單元11a、11b連接的電源共用配線31那樣，在俯視時，具有與墊片21a、21b重疊的區(qū)域。由此，能夠進一步抑制配線資源的增加。

此外，在圖2的結(jié)構(gòu)下，在被供給兩種電源電位vdd1、vdd2和接地電位vss的半導(dǎo)體集成電路裝置中，對于vdd1、vdd2、vss分別應(yīng)用了本實施方式的結(jié)構(gòu)，然而并不限于此。例如，也可以只對電源電位vdd1應(yīng)用本實施方式的結(jié)構(gòu)?；蛘咭部梢詾椋涸诒还┙o一種電源電位和一種接地電位的半導(dǎo)體集成電路裝置中，對電源電位和接地電位中的一者或雙方應(yīng)用本實施方式的結(jié)構(gòu)。

此外，在圖2的結(jié)構(gòu)下，配置有兩列i/o單元列10a、10b，然而并不限于此。例如，可以對三列以上的i/o單元列應(yīng)用本實施方式的結(jié)構(gòu)，也可以為：在三列以上的i/o單元列中，不是對所有單元列應(yīng)用本實施方式的結(jié)構(gòu)，而是對三列以上的i/o單元列中的兩列以上的一部分i/o單元列應(yīng)用本實施方式的結(jié)構(gòu)。

此外，i/o單元列10a、10b被設(shè)置成環(huán)狀地包圍半導(dǎo)體集成電路裝置1的周邊部，然而并不限于此，例如也可以設(shè)置在半導(dǎo)體集成電路裝置1的周邊部的一部分上。此外，本實施方式的結(jié)構(gòu)并不需要應(yīng)用于i/o單元列10a、10b的所有范圍內(nèi)，只要應(yīng)用于其一部分范圍內(nèi)即可。

(第二實施方式)

圖3是表示第二實施方式所涉及的半導(dǎo)體集成電路裝置的i/o區(qū)域3的結(jié)構(gòu)示例的圖，其相當(dāng)于圖1的部分x的放大圖。需要說明的是，在圖3中省略圖示了i/o單元的內(nèi)部結(jié)構(gòu)、實施方式的要點以外的信號配線和信號端子等。在圖3中，設(shè)置有兩列i/o單元列亦即i/o單元列15a、15b，以此來代替圖1的兩列i/o單元列亦即i/o單元列10a、10b。i/o單元列15a、15b分別具備在相當(dāng)于第一方向的附圖中橫向上排列的多個i/o單元15。而且，在i/o單元列15a與i/o單元列15b之間配置有內(nèi)部邏輯電路40。該內(nèi)部邏輯電路40是應(yīng)包括在核心區(qū)域2的內(nèi)部邏輯電路的一部分被配置在i/o單元列15a、15b之間的區(qū)域來構(gòu)成的。在圖3的半導(dǎo)體集成電路裝置中，作為第一i/o單元列的i/o單元列15b位于比內(nèi)部邏輯電路40更靠內(nèi)側(cè)的位置上，作為第二i/o單元列的i/o單元列15a位于比內(nèi)部邏輯電路40更靠外側(cè)的位置上。需要說明的是，在半導(dǎo)體集成電路裝置上配置有外部連接墊片，然而在圖3中省略圖示。

i/o單元列15a包括電源電位vdd供給用i/o單元16a和接地電位vss供給用i/o單元17a，i/o單元列15b包括vdd供給用i/o單元16b和vss供給用i/o單元17b。上述的用于供給電源電位、接地電位的i/o單元16a、16b、17a、17b分別具有由mos晶體管、二極管等構(gòu)成的esd保護電路。其它i/o單元15主要用于信號，例如，i/o單元列15a包括信號用i/o單元18a，i/o單元列15b包括信號用i/o單元18b、18c。信號用i/o單元18a、18b、18c分別具有信號端子41a、41b、41c，信號端子41a、41b、41c分別通過信號配線43、44、45連接至內(nèi)部邏輯電路40。

在附圖中橫向上，vdd供給用i/o單元16a、16b(在圖3中標(biāo)注了同一種斜線)的尺寸相等，且配置在相同的位置上。同樣，在附圖中橫向上，vss供給用i/o單元17a、17b(在圖3中標(biāo)注了同一種斜線)的尺寸相等，且配置在相同的位置上。而且，在圖3中的結(jié)構(gòu)具備：將vdd供給用i/o單元16a、16b相互連接的電源供給配線35；以及將vss供給用i/o單元17a、17b相互連接的電源供給配線36。電源供給配線35、36均是沿著相當(dāng)于第二方向的附圖中縱向延伸的配線，電源供給配線35、36還通過未圖示的配線、通孔等與相對應(yīng)的i/o單元連接，其中，第二方向垂直于第一方向。

圖3中的結(jié)構(gòu)還具有如下所述的特征。i/o單元通常具有高電源電壓區(qū)域和低電源電壓區(qū)域，其中，高電源電壓區(qū)域包括用于向esd電路、半導(dǎo)體集成電路裝置外部輸出信號的輸出緩沖器等，低電源電壓區(qū)域包括用于向半導(dǎo)體集成電路裝置內(nèi)部輸入信號以及從半導(dǎo)體集成電路裝置內(nèi)部輸出信號的電路部等。而且，圖3中的各個i/o單元在附圖中縱向上分為高電源電壓區(qū)域(在圖3中用“h”表示的部分)和低電源電壓區(qū)域(在圖3中用“l(fā)”表示的部分)。信號用i/o單元18a、18b、18c的連接至內(nèi)部邏輯電路40的信號端子41a、41b、41c設(shè)置在低電源電壓區(qū)域。這里，通常情況下，i/o單元被配置為：主要用于與外部之間的輸入輸出的高電源電壓區(qū)域位于半導(dǎo)體集成電路裝置外側(cè)、主要用于與內(nèi)部核心區(qū)域之間的輸入輸出的低電源電壓區(qū)域位于半導(dǎo)體集成電路裝置內(nèi)側(cè)。相對于此，在圖3的結(jié)構(gòu)下，i/o單元列15b被配置成：高電源電壓區(qū)域位于半導(dǎo)體集成電路裝置內(nèi)側(cè)、低電源電壓區(qū)域位于半導(dǎo)體集成電路裝置外側(cè)。即，i/o單元列15a、15b均被配置為：低電源電壓區(qū)域位于內(nèi)部邏輯電路40側(cè)。

根據(jù)圖3的結(jié)構(gòu)，在兩列i/o單元列15a、15b，vdd供給用i/o單元16a、16b通過電源共用配線35相互連接，vss供給用i/o單元17a、17b通過電源共用配線36相互連接。因此，能夠?qū)崿F(xiàn)i/o單元列15a、15b分別從另一列接收電源供給或者利用另一列的esd保護功能。由此，對于各個i/o單元列15a、15b而言，在不增加i/o單元的情況下，即不會使半導(dǎo)體集成電路的面積增加的情況下，加強電源供給能力、esd保護能力。

此外，vdd供給用i/o單元16a、16b在附圖中橫向上的位置是對齊的，并且，vss供給用i/o單元17a、17b在附圖中橫向上的位置是對齊的。因此，能夠配置沿著附圖中縱向延伸的配線作為電源共用配線35、36。由此，能夠抑制用于電源共用配線的必要配線資源的增加，并且能夠?qū)⑴渚€電阻抑制得較小。需要說明的是，要得到該效果，并不需要相互連接的i/o單元的位置在附圖中橫向上非要一致，只要以在附圖中橫向上具有重疊區(qū)的方式排列即可。

進而，i/o單元列15a、15b被配置成：各個i/o單元15的低電源電壓區(qū)域位于內(nèi)部邏輯電路40側(cè)。由此，在位于半導(dǎo)體集成電路裝置內(nèi)側(cè)的i/o單元列15b，能夠縮短信號配線44、45的長度，其中，信號配線44連接作為第一i/o單元的信號用i/o單元18b與內(nèi)部邏輯電路40，信號配線45連接作為第一i/o單元的信號用i/o單元18c與內(nèi)部邏輯電路40。由此，能夠?qū)崿F(xiàn)信號傳輸?shù)母咚倩?、低功耗化。此外，對于i/o單元列15a而言，也能夠縮短將作為第二i/o單元的信號用i/o單元18a與內(nèi)部邏輯電路40連接的信號配線43的長度。

需要說明的是，在本實施方式的結(jié)構(gòu)下，將i/o單元列15b與內(nèi)部邏輯電路40連接的信號配線至少有一根即可。此外，將i/o單元列15a與內(nèi)部邏輯電路40連接的信號配線也可以沒有。

-產(chǎn)業(yè)實用性-

根據(jù)本公開，對于半導(dǎo)體集成電路裝置而言，能夠在不導(dǎo)致半導(dǎo)體集成電路的面積增加的情況下充分地確保對i/o單元列的電源供給能力和esd保護能力，因此，例如對于在輸入輸出信號數(shù)多的大規(guī)模lsi的小型化方面非常有用。

-符號說明-

1半導(dǎo)體集成電路裝置

10i/o單元

10a、10bi/o單元列

11a、11bvdd1供給用i/o單元(第一i/o單元)

12a、12bvdd2供給用i/o單元(第一i/o單元)

13a、13bvss供給用i/o單元(第一i/o單元)

15i/o單元

15ai/o單元列(第二i/o單元列)

15bi/o單元列(第一i/o單元列)

16a、16bvdd供給用i/o單元

17a、17bvss供給用i/o單元

18a信號用i/o單元(第二i/o單元)

18b、18c信號用i/o單元(第一i/o單元)

20外部連接墊片

21a、21bvdd1供給用墊片(第一墊片)

22vdd2供給用墊片(第一墊片)

23vss供給用墊片(第一墊片)

31、32、33、35、36電源共用配線

40內(nèi)部邏輯電路

41a、41b、41c信號端子

43、44、45信號配線