技術特征：

技術總結
提供一種半導體集成電路裝置的、能夠在不導致電路面積增加的情況下充分地確保對I/O單元的電源供給能力和ESD保護能力的結構。在I/O單元列(10A、10B)，用于供給電源電位或者接地電位的I/O單元(11A、11B)通過電源共用配線(31)相互連接。I/O單元(11A、11B)配置于在I/O單元(10)所排列的第一方向上具有重疊區(qū)的位置上，電源共用配線(31)沿著垂直于第一方向的第二方向延伸，并且與位于在第一方向上與其最近的位置上的第一墊片(21a、21b)連接。

技術研發(fā)人員：松井徹;吉村昌浩
受保護的技術使用者：株式會社索思未來
技術研發(fā)日：2015.09.29
技術公布日：2017.08.29