本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種多閾值電壓鰭式晶體管的形成方法。

背景技術(shù)：

互補(bǔ)型金屬氧化物半導(dǎo)體管(complementarymetal-oxide-semiconductor，cmos)是構(gòu)成集成電路的基本半導(dǎo)體器件之一。所述互補(bǔ)型金屬氧化物半導(dǎo)體管包括：p型金屬氧化物半導(dǎo)體(pmos)和n型金屬氧化物半導(dǎo)體(nmos)。

現(xiàn)有技術(shù)為了在減小柵極尺寸的同時(shí)控制短溝道效應(yīng)，采用高k介質(zhì)材料取代常規(guī)的氧化硅等材料作為晶體管的柵介質(zhì)層，采用金屬材料取代常規(guī)的多晶硅等材料作為晶體管的柵電極層。而且，為了調(diào)節(jié)pmos管和nmos管的閾值電壓，現(xiàn)有技術(shù)會在pmos管和nmos管的柵介質(zhì)層表面形成功函數(shù)層(workfunctionlayer)；其中，pmos管的功函數(shù)層需要具有較高的功函數(shù)，而nmos管的功函數(shù)層需要具有較低的功函數(shù)。因此，在pmos管和nmos管中，功函數(shù)層的材料不同，以滿足各自功函數(shù)調(diào)節(jié)的需求。

現(xiàn)有技術(shù)形成互補(bǔ)型金屬氧化物半導(dǎo)體管時(shí)，在形成pmos管的區(qū)域和形成nmos管的區(qū)域的半導(dǎo)體襯底表面分別形成偽柵極層；以所述偽柵極層為掩膜形成源區(qū)和漏區(qū)后，在半導(dǎo)體襯底表面形成與偽柵極層表面齊平的介質(zhì)層；在形成介質(zhì)層之后，去除pmos管的區(qū)域或nmos管的區(qū)域的偽柵極層，在介質(zhì)層內(nèi)形成開口，并依次在所述開口內(nèi)沉積柵介質(zhì)層、功函數(shù)層和柵電極層。其中，柵電極層的材料為金屬，柵介質(zhì)層的材料為高k材料，所述形成互補(bǔ)型金屬氧化物半導(dǎo)體管的方法即用于形成高k金屬柵(hkmg，highkmetalgate)的后柵(gatelast)工藝。此外，形成于pmos管的區(qū)域的功函數(shù)層材料、與形成于nmos管的區(qū)域的功函數(shù)層材料不同。

然而，以現(xiàn)有技術(shù)形成多閾值電壓晶體管的工藝過于復(fù)雜，而且不利于晶體管的尺寸縮小。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是提供一種多閾值電壓鰭式晶體管的形成方法，所述形成多閾值電壓鰭式晶體管的方法簡單，有利于縮小鰭式晶體管的尺寸。

為解決上述問題，本發(fā)明提供一種多閾值電壓鰭式晶體管的形成方法，包括：提供襯底，所述襯底包括第一n型閾值區(qū)、第二n型閾值區(qū)、第一p型閾值區(qū)和第二p型閾值區(qū)，所述第一n型閾值區(qū)、第二n型閾值區(qū)、第一p型閾值區(qū)和第二p型閾值區(qū)的襯底表面分別具有鰭部；在所述襯底表面形成隔離層，所述隔離層覆蓋所述鰭部的部分側(cè)壁，且所述隔離層表面低于所述鰭部的頂部表面；在所述隔離層和鰭部表面形成介質(zhì)層，所述第一n型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第一溝槽，所述第二n型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第二溝槽，所述第一p型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第三溝槽，所述第二p型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第四溝槽，所述第一溝槽、第二溝槽、第三溝槽和第四溝槽分別暴露出部分鰭部的側(cè)壁和頂部表面；在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽底部的隔離層和鰭部上形成柵介質(zhì)層；在所述第三溝槽內(nèi)的柵介質(zhì)層表面形成第一p型功函數(shù)層；在所述第一p型功函數(shù)層表面以及第一溝槽、第二溝槽和第四溝槽內(nèi)的柵介質(zhì)層表面形成第二p型功函數(shù)層；在所述第一溝槽內(nèi)的第二p型功函數(shù)層上形成第一n型功函數(shù)層；在所述第一n型功函數(shù)層以及第二溝槽、第三溝槽和第四溝槽內(nèi)的第二p型功函數(shù)層上形成第二n型功函數(shù)層；在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)的第二n型功函數(shù)層表面形成分別填充滿所述第一溝槽、第二溝槽、第三溝槽和第四溝槽的柵極層。

可選的，所述第一p型功函數(shù)層的材料為tin。

可選的，所述第一p型功函數(shù)層的形成步驟包括：在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)的柵介質(zhì)層表面形成第一p型功函數(shù)膜；在所述第一p型功函數(shù)膜表面形成第一圖形化層，所述第一圖形化層覆蓋第三溝槽內(nèi)的第一p型功函數(shù)膜；以所述第一圖形化層為掩膜，刻蝕所述第一p型功函數(shù)膜，直至暴露出所述柵介質(zhì)層表面為止，形成所述第一p型功函數(shù)層；在刻蝕所述第一p型功函數(shù)膜之后，去除所述第一圖形化層。

可選的，所述第二p型功函數(shù)層的材料為tin。

可選的，還包括：在形成所述第二p型功函數(shù)層之后，形成第一n型功函數(shù)層之前，在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)的第二p型功函數(shù)層表面形成阻擋層。

可選的，所述第一n型功函數(shù)層的形成步驟包括：在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)的阻擋層表面形成第一n型功函數(shù)膜；在所述第一n型功函數(shù)膜表面形成第二圖形化層，所述第二圖形化層覆蓋第一溝槽內(nèi)的第一n型功函數(shù)膜；以所述第二圖形化層為掩膜，刻蝕所述第一n型功函數(shù)膜，直至暴露出所述阻擋層表面為止，形成第一n型功函數(shù)層。

可選的，所述第一n型功函數(shù)層的材料為tialc或tial。

可選的，所述第二n型功函數(shù)層的材料為tialc或tial。

可選的，所述柵極層的形成步驟包括：在所述介質(zhì)層上和第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)的第二n型功函數(shù)層表面形成柵極膜，所述柵極膜填充滿所述第一溝槽、第二溝槽、第三溝槽和第四溝槽；平坦化所述柵極膜直至暴露出所述介質(zhì)層表面為止，形成所述柵極層。

可選的，所述柵極層的材料為鎢、鋁或銅。

可選的，所述第一p型閾值區(qū)內(nèi)的鰭部包括第一鰭部和第二鰭部。

可選的，在所述第一鰭部內(nèi)摻雜第一閾值調(diào)節(jié)離子；在所述第二鰭部內(nèi)摻雜第二閾值調(diào)節(jié)離子。

可選的，所述第一n型閾值區(qū)內(nèi)的鰭部包括第三鰭部和第四鰭部。

可選的，在所述第三鰭部內(nèi)摻雜第三閾值調(diào)節(jié)離子；在所述第四鰭部內(nèi)摻雜第四閾值調(diào)節(jié)離子。

可選的，所述柵介質(zhì)層的材料為高k介質(zhì)材料。

可選的，所述介質(zhì)層的形成步驟包括：在所述隔離層和鰭部表面形成分別橫跨所述第一n型閾值區(qū)、第二n型閾值區(qū)、第一p型閾值區(qū)和第二p型閾值區(qū)鰭部的偽柵層，所述偽柵層覆蓋在部分所述鰭部的側(cè)壁和頂部上；在所述隔離層和鰭部表面形成介質(zhì)層，所述介質(zhì)層覆蓋所述偽柵層的側(cè)壁，且 所述介質(zhì)層暴露出所述偽柵層頂部；去除所述偽柵層，形成所述第一溝槽、第二溝槽、第三溝槽和第四溝槽。

可選的，還包括：在形成偽柵層之前，在所述隔離層和鰭部表面形成偽柵介質(zhì)層；在去除所述偽柵層之后，去除所述第一溝槽、第二溝槽、第三溝槽和第四溝槽底部的偽柵介質(zhì)層。

可選的，還包括：在形成所述柵介質(zhì)層之前，在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽底部暴露出的鰭部側(cè)壁和頂部表面形成柵氧層。

可選的，所述柵氧層的形成工藝為原位蒸汽生成工藝、熱氧化工藝或濕法氧化工藝。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明的多閾值電壓鰭式晶體管的形成方法中，在第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)形成第二p型功函數(shù)層之前，在第三溝槽內(nèi)形成第一p型功函數(shù)層，從而能夠使第三溝槽內(nèi)的功函數(shù)值大于第四溝槽內(nèi)的功函數(shù)值，則第一p型閾值區(qū)和第二p型閾值區(qū)內(nèi)形成的鰭式晶體管的閾值電壓不同。在第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)形成第二n型功函數(shù)層之前，在第一溝槽內(nèi)形成第一n型功函數(shù)層，從而能夠使第一溝槽內(nèi)的功函數(shù)值小于第二溝槽內(nèi)的功函數(shù)值，則第一n型閾值區(qū)和第二n型閾值區(qū)內(nèi)形成的鰭式晶體管的閾值電壓不同。由此能夠形成多閾值電壓的p型鰭式晶體管和n型鰭式晶體管，而且所述形成工藝簡單，避免了多次光刻和刻蝕工藝造成的器件形貌和尺寸不可控問題，以及工藝步驟過多而在器件內(nèi)部產(chǎn)生缺陷等問題。而且，由于光刻和刻蝕工藝的次數(shù)減少，能夠相應(yīng)減小第一溝槽、第二溝槽、第三溝槽和第四溝槽的尺寸，從而有利于縮小鰭式晶體管的尺寸。

附圖說明

圖1是一種多閾值電壓晶體管的剖面結(jié)構(gòu)示意圖；

圖2至圖11是本發(fā)明實(shí)施例的多閾值電壓鰭式晶體管的形成過程的剖面結(jié)構(gòu)示意圖。

具體實(shí)施方式

如背景技術(shù)所述，以現(xiàn)有技術(shù)形成多閾值電壓晶體管的工藝過于復(fù)雜，而且不利于晶體管的尺寸縮小。

請參考圖1，圖1是一種多閾值電壓晶體管的剖面結(jié)構(gòu)示意圖，包括：襯底100，所述襯底100表面具有介質(zhì)層101，所述介質(zhì)層101內(nèi)具有第一開口(未示出)、第二開口(未示出)、第三開口(未示出)、第四開口(未示出)、第五開口(未示出)和第六開口(未示出)，所述第一開口、第二開口、第三開口、第四開口、第五開口和第六開口的側(cè)壁和底部表面具有柵介質(zhì)層102；所述第一開口內(nèi)自柵介質(zhì)層102表面至開口頂部依次具有第二p型功函數(shù)層112、第三p型功函數(shù)層113、第一n型功函數(shù)層121、第二n型功函數(shù)層122、第三n型功函數(shù)層123和金屬柵130；所述第二開口內(nèi)自柵介質(zhì)層102表面至開口頂部依次具有第一p型功函數(shù)層111、第二p型功函數(shù)層112、第三p型功函數(shù)層113、第一n型功函數(shù)層121、第二n型功函數(shù)層122、第三n型功函數(shù)層123和金屬柵130；所述第三開口自柵介質(zhì)層表面至開口頂部依次具有第三p型功函數(shù)層113、第一n型功函數(shù)層121、第二n型功函數(shù)層122、第三n型功函數(shù)層123和金屬柵130；所述第四開口自柵介質(zhì)層102表面至開口頂部依次具有第二n型功函數(shù)層122、第三n型功函數(shù)層123和金屬柵130；所述第五開口自柵介質(zhì)層表面至開口頂部依次具有第一n型功函數(shù)層121、第二n型功函數(shù)層122、第三n型功函數(shù)層123和金屬柵130；所述第六開口自柵介質(zhì)層表面至開口頂部依次具有第三n型功函數(shù)層123和金屬柵130。

其中，第一開口、第二開口和第三開口內(nèi)的柵極結(jié)構(gòu)用于形成pmos晶體管，第四開口、第五開口和第六開口內(nèi)的柵極結(jié)構(gòu)用于形成nmos晶體管。其中，第二開口內(nèi)比第一開口內(nèi)多一層第一p型功函數(shù)層111，由第二開口形成的pmos晶體管閾值電壓高于第一開口形成的pmos晶體管；第一開口內(nèi)比第三開口內(nèi)多一層第二p型功函數(shù)層112，由第一開口形成的pmos晶體管閾值電壓高于第三開口形成的pmos晶體管。其次，第五開口內(nèi)比第四開口內(nèi)多一層第一n型功函數(shù)層121，由第五開口形成的nmos晶體管閾值電壓高于第四開口形成的nmos晶體管；第四開口內(nèi)比第六開口內(nèi)多一層第二n型功函數(shù)層122，由第四開口形成的nmos晶體管閾值電壓高于第六開口 形成的nmos晶體管。因此，所述三個pmos晶體管閾值電壓不同，所述三個nmos晶體管閾值電壓不同。

然而，形成圖1所示的半導(dǎo)體器件工藝復(fù)雜。具體的，由于第一開口內(nèi)不具有第一p型功函數(shù)層111，因此在六個開口內(nèi)沉積第一p型功函數(shù)層之后，需要形成暴露出第一開口的第一掩膜層，以刻蝕去除第一開口內(nèi)的第一p型功函數(shù)層；由于第三開口內(nèi)不具有第一p型功函數(shù)層111和第二p型功函數(shù)層112，因此在六個開口內(nèi)沉積第二p型功函數(shù)層之后，需要形成暴露出第三開口的第二掩膜層，以刻蝕去除第三開口內(nèi)的第一p型功函數(shù)層和第二p型功函數(shù)層；由于第四開口、第五開口和第六開口內(nèi)不具有第一p型功函數(shù)層111、第二p型功函數(shù)層112和第三p型功函數(shù)層113，因此在六個開口內(nèi)沉積第三p型功函數(shù)層之后，需要形成暴露出第四開口、第五開口和第六開口的第三掩膜層，以刻蝕去除第四開口、第五開口和第六開口內(nèi)的第三p型功函數(shù)層、第二p型功函數(shù)層、第一p型功函數(shù)層；由于第四開口內(nèi)不具有第一n型功函數(shù)層121，因此在六個開口內(nèi)沉積第一n型功函數(shù)層之后，需要形成暴露出第四開口的第四掩膜層，以刻蝕去除第四開口內(nèi)的第一n型功函數(shù)層；由于第六開口內(nèi)不具有第一n型功函數(shù)層121和第二n型功函數(shù)層122，因此在六個開口內(nèi)沉積第二n型功函數(shù)層之后，需要形成暴露出第六開口的第五掩膜層，以刻蝕去除第六開口內(nèi)的第一n型功函數(shù)層和第二n型功函數(shù)層。

因此，在形成圖1所示的半導(dǎo)體器件的過程中需要進(jìn)行五次形成和去除掩膜層的工藝，則所述形成工藝復(fù)雜、生產(chǎn)效率底下、且生成成本較高。具體的，當(dāng)?shù)谝谎谀?、第二掩膜層、第三掩膜層、第四掩膜層和第五掩膜層均為圖形化的光刻膠層時(shí)，則需要進(jìn)行五次光刻工藝以及五次去光刻膠工藝，導(dǎo)致形成圖1的半導(dǎo)體器件的過程復(fù)雜。

而且，以第一開口為例，所述第一開口內(nèi)自柵介質(zhì)層102表面至開口頂部至少具有第二p型功函數(shù)層112、第三p型功函數(shù)層113、第一n型功函數(shù)層121、第二n型功函數(shù)層122、第三n型功函數(shù)層123和金屬柵130，因此要求所述第一開口的工藝窗口較大，以滿足填充多層材料的要求，繼而導(dǎo)致所形成的柵極結(jié)構(gòu)的特征尺寸(criticaldimension，簡稱cd)較大，不利于 縮小晶體管的尺寸。

為了縮小晶體管的尺寸，還能夠?qū)Ⅵ捠骄w管引入多閾值電壓晶體管的制造。然而，即使基于鰭式晶體管的制程來制造多閾值電壓晶體管，所形成的多閾值鰭式晶體管的特征尺寸縮小依舊有限。

為了解決上述問題，本發(fā)明提供一種多閾值電壓鰭式晶體管的形成方法，包括：提供襯底，所述襯底包括第一n型閾值區(qū)、第二n型閾值區(qū)、第一p型閾值區(qū)和第二p型閾值區(qū)，所述第一n型閾值區(qū)、第二n型閾值區(qū)、第一p型閾值區(qū)和第二p型閾值區(qū)的襯底表面分別具有鰭部；在所述襯底表面形成隔離層，所述隔離層覆蓋所述鰭部的部分側(cè)壁，且所述隔離層表面低于所述鰭部的頂部表面；在所述隔離層和鰭部表面形成介質(zhì)層，所述第一n型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第一溝槽，所述第二n型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第二溝槽，所述第一p型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第三溝槽，所述第二p型閾值區(qū)的介質(zhì)層內(nèi)具有橫跨所述鰭部的第四溝槽，所述第一溝槽、第二溝槽、第三溝槽和第四溝槽分別暴露出部分鰭部的側(cè)壁和頂部表面；在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽底部的隔離層和鰭部上形成柵介質(zhì)層；在所述第三溝槽內(nèi)的柵介質(zhì)層表面形成第一p型功函數(shù)層；在所述第一p型功函數(shù)層表面以及第一溝槽、第二溝槽和第四溝槽內(nèi)的柵介質(zhì)層表面形成第二p型功函數(shù)層；在所述第一溝槽內(nèi)的第二p型功函數(shù)層上形成第一n型功函數(shù)層；在所述第一n型功函數(shù)層以及第二溝槽、第三溝槽和第四溝槽內(nèi)的第二p型功函數(shù)層上形成第二n型功函數(shù)層；在所述第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)的第二n型功函數(shù)層表面形成分別填充滿所述第一溝槽、第二溝槽、第三溝槽和第四溝槽的柵極層。

其中，在第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)形成第二p型功函數(shù)層之前，在第三溝槽內(nèi)形成第一p型功函數(shù)層，從而能夠使第三溝槽內(nèi)的功函數(shù)值大于第四溝槽內(nèi)的功函數(shù)值，則第一p型閾值區(qū)和第二p型閾值區(qū)內(nèi)形成的鰭式晶體管的閾值電壓不同。在第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)形成第二n型功函數(shù)層之前，在第一溝槽內(nèi)形成第一n型功函數(shù)層，從而能夠使第一溝槽內(nèi)的功函數(shù)值小于第二溝槽內(nèi)的功函數(shù)值，則第 一n型閾值區(qū)和第二n型閾值區(qū)內(nèi)形成的鰭式晶體管的閾值電壓不同。由此能夠形成多閾值電壓的p型鰭式晶體管和n型鰭式晶體管，而且所述形成工藝簡單，避免了多次光刻和刻蝕工藝造成的器件形貌和尺寸不可控問題，以及工藝步驟過多而在器件內(nèi)部產(chǎn)生缺陷等問題。而且，由于光刻和刻蝕工藝的次數(shù)減少，能夠相應(yīng)減小第一溝槽、第二溝槽、第三溝槽和第四溝槽的尺寸，從而有利于縮小鰭式晶體管的尺寸。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖2至圖11是本發(fā)明實(shí)施例的多閾值電壓鰭式晶體管的形成過程的剖面結(jié)構(gòu)示意圖。

請參考圖2，提供襯底200，所述襯底200包括第一n型閾值區(qū)210、第二n型閾值區(qū)220、第一p型閾值區(qū)230和第二p型閾值區(qū)240，所述第一n型閾值區(qū)210、第二n型閾值區(qū)220、第一p型閾值區(qū)230和第二p型閾值區(qū)240的襯底200表面分別具有鰭部201。

在本實(shí)施例中，所述第一p型閾值區(qū)230用于形成第一pmos鰭式晶體管，所述第二p型閾值區(qū)240用于形成第二pmos鰭式晶體管，且所述第二pmos鰭式晶體管的閾值電壓大于第一pmos鰭式晶體管的閾值電壓。所述第一n型閾值區(qū)210用于形成第一nmos鰭式晶體管，所述第二n型閾值區(qū)220用于形成第二nmos鰭式晶體管，且所述第二nmos鰭式晶體管的閾值電壓大于第一nmos鰭式晶體管的閾值電壓。

所述襯底200和鰭部201的形成步驟包括：提供半導(dǎo)體基底；在所述半導(dǎo)體基底的部分表面形成掩膜層，所述掩膜層覆蓋需要形成鰭部201的對應(yīng)位置和形狀；以所述掩膜層為掩膜，刻蝕所述半導(dǎo)體基底，形成所述襯底200和鰭部201。

所述半導(dǎo)體基底為硅襯底、鍺襯底和硅鍺襯底。在本實(shí)施例中，所述半導(dǎo)體基底為單晶硅襯底，即所述鰭部201和襯底200的材料為單晶硅。

所述掩膜層的形成步驟包括：在所述半導(dǎo)體基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成第三圖形化層；以第三圖形化層為掩膜刻蝕所述 掩膜材料膜直至暴露出半導(dǎo)體基底表面為止，形成所述掩膜層。在本實(shí)施例中，在形成所述鰭部201之后去除所述掩膜層。在其它實(shí)施例中，在后續(xù)形成隔離層之后去除所述掩膜層。

在一實(shí)施例中，所述第三圖形化層為圖形化的光刻膠層，所述第三圖形化層采用涂布工藝和光刻工藝形成。在另一實(shí)施例中，為了縮小所述鰭部201的特征尺寸、以及相鄰鰭部201之間的距離，所述第三圖形化層采用多重圖形化掩膜工藝形成。所述多重圖形化掩膜工藝包括：自對準(zhǔn)雙重圖形化(self-aligneddoublepatterned，sadp)工藝、自對準(zhǔn)三重圖形化(self-alignedtriplepatterned)工藝、或自對準(zhǔn)四重圖形化(self-aligneddoubledoublepatterned，saddp)工藝。

刻蝕所述半導(dǎo)體基底的工藝為各向異性的干法刻蝕工藝。所述鰭部201的側(cè)壁相對于襯底200的表面垂直或傾斜，且當(dāng)所述鰭部201的側(cè)壁相對于襯底200表面傾斜時(shí)，所述鰭部201的底部尺寸大于頂部尺寸。在本實(shí)施例中，所述鰭部201的側(cè)壁相對于襯底200表面傾斜。

所述第一n型閾值區(qū)210和第二n型閾值區(qū)220的鰭部201和襯底200內(nèi)還具有第一阱區(qū)，所述第一阱區(qū)內(nèi)摻雜有p型離子；所述第一p型閾值區(qū)230和第二p型閾值區(qū)的鰭部201和襯底200內(nèi)還具有第二阱區(qū)，所述第二阱區(qū)內(nèi)摻雜有n型離子。所述第一阱區(qū)和第二阱區(qū)采用離子注入工藝形成，所述第一阱區(qū)和第二阱區(qū)能夠在形成所述鰭部201之前或之后形成。

在另一實(shí)施例中，所述鰭部201通過刻蝕形成于襯底200表面的半導(dǎo)體層形成；所述半導(dǎo)體層采用選擇性外延沉積工藝形成于所述襯底200表面。所述襯底200為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或iii-v族化合物襯底，例如氮化鎵襯底或砷化鎵襯底等。所述半導(dǎo)體層的材料為硅、鍺、碳化硅或硅鍺，即所形成的鰭部201材料能夠?yàn)楣?、鍺、碳化硅或硅鍺。

在一實(shí)施例中，在后續(xù)形成所述隔離層之前，還包括在所述襯底200和鰭部201表面形成襯墊氧化層。所述襯墊氧化層的形成工藝為原位蒸汽生成(in-situsteamgeneration，簡稱issg)工藝。所述原位蒸汽生成工藝的參數(shù) 包括：溫度為700℃～1200℃，氣體包括氫氣和氧氣，氧氣流量為1slm～50slm，氫氣流量為1slm～10slm，時(shí)間為20秒鐘～10分鐘。

在本實(shí)施例中，所述第一p型閾值區(qū)230內(nèi)的鰭部201包括第一鰭部和第二鰭部。在所述第一鰭部內(nèi)摻雜第一閾值調(diào)節(jié)離子；在所述第二鰭部內(nèi)摻雜第二閾值調(diào)節(jié)離子。通過摻雜第一閾值調(diào)節(jié)離子和第二閾值調(diào)節(jié)離子，使基于第一鰭部形成的鰭式晶體管的閾值電壓、低于基于第二鰭部形成的鰭式晶體管的閾值電壓。

所述第一n型閾值區(qū)210內(nèi)的鰭部201包括第三鰭部和第四鰭部。在所述第三鰭部內(nèi)摻雜第三閾值調(diào)節(jié)離子；在所述第四鰭部內(nèi)摻雜第四閾值調(diào)節(jié)離子。通過摻雜第三閾值調(diào)節(jié)離子和第四閾值調(diào)節(jié)離子，使基于第三鰭部形成的鰭式晶體管的閾值電壓、低于基于第四鰭部形成的鰭式晶體管的閾值電壓。

請參考圖3，在所述襯底200表面形成隔離層202，所述隔離層202覆蓋所述鰭部201的部分側(cè)壁，且所述隔離層202表面低于所述鰭部201的頂部表面。

所述隔離層202的形成步驟包括：在所述襯底200和鰭部201表面形成隔離膜；平坦化所述隔離膜；在平坦化所述隔離膜之后，回刻蝕所述隔離膜直至暴露出部分鰭部201側(cè)壁為止。

在本實(shí)施例中，所述隔離層202的材料為氧化硅；所述隔離層202的厚度是所述鰭部201高度的1/4～1/2。所述隔離膜的形成工藝為流體化學(xué)氣相沉積工藝(fcvd，flowablechemicalvapordeposition)。在其它實(shí)施例中，所述隔離膜還能夠采用其它化學(xué)氣相沉積工藝或物理氣相沉積工藝形成；所述其它化學(xué)氣相沉積工藝包括等離子體增強(qiáng)化學(xué)氣相沉積工藝(pecvd)或高深寬比化學(xué)氣相沉積工藝(harp)。

在本實(shí)施例中，所述流體化學(xué)氣相沉積工藝的步驟包括：在所述襯底200和鰭部201表面形成前驅(qū)介質(zhì)膜；進(jìn)行退火工藝，使前驅(qū)介質(zhì)膜固化，形成所述隔離膜。所述前驅(qū)介質(zhì)膜的材料為含硅的可流動材料；所述可流動材料能夠?yàn)楹瑂i-h鍵、si-n鍵和si-o鍵中的一種或多種聚合的聚合體。所述前 驅(qū)介質(zhì)膜的形成工藝參數(shù)包括：工藝溫度為60℃～70℃，本實(shí)施例中為65℃。

所述流體化學(xué)氣相沉積工藝中的退火工藝能夠?yàn)闈穹ㄍ嘶鸸に嚮蚋煞ㄍ嘶鸸に?；所述退火工藝的參?shù)包括：溫度小于或等于600℃，退火氣體包括h2、o2、n2、ar和he中的一種或多種組合，退火時(shí)間為5秒～1分鐘。其中，當(dāng)退火氣體包括h2和o2時(shí)，所述退火工藝為濕法退火工藝。

所述平坦化工藝為化學(xué)機(jī)械拋光工藝(cmp)。回刻蝕所述隔離膜的工藝為各向同性的干法刻蝕工藝、各向異性的干法刻蝕工藝或濕法刻蝕工藝。在一實(shí)施例中，在形成所述隔離層202之后，去除暴露出的襯墊氧化層。

請參考圖4，在所述隔離層202和鰭部201表面形成介質(zhì)層203，所述第一n型閾值區(qū)210的介質(zhì)層203內(nèi)具有橫跨所述鰭部201的第一溝槽211，所述第二n型閾值區(qū)220的介質(zhì)層203內(nèi)具有橫跨所述鰭部201的第二溝槽221，所述第一p型閾值區(qū)230的介質(zhì)層203內(nèi)具有橫跨所述鰭部201的第三溝槽231，所述第二p型閾值區(qū)240的介質(zhì)層203內(nèi)具有橫跨所述鰭部201的第四溝槽241，所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241分別暴露出部分鰭部201的側(cè)壁和頂部表面。

所述介質(zhì)層203的形成步驟包括：在所述隔離層202和鰭部201表面形成分別橫跨所述第一n型閾值區(qū)210、第二n型閾值區(qū)220、第一p型閾值區(qū)230和第二p型閾值區(qū)240鰭部201的偽柵層，所述偽柵層覆蓋在部分所述鰭部201的側(cè)壁和頂部上；在所述隔離層202和鰭部201表面形成介質(zhì)層203，所述介質(zhì)層203覆蓋所述偽柵層的側(cè)壁，且所述介質(zhì)層203暴露出所述偽柵層頂部；去除所述偽柵層，形成所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241。

在本實(shí)施例中，所述偽柵層同時(shí)橫跨第一n型閾值區(qū)210、第二n型閾值區(qū)220、第一p型閾值區(qū)230和第二p型閾值區(qū)240內(nèi)的鰭部201，所形成的第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241相互貫通。

所述偽柵層的材料為多晶硅。所述偽柵層的形成步驟包括：在所述隔離層202表面和鰭部201表面形成偽柵極膜；對所述偽柵極膜進(jìn)行平坦化；在所述平坦化工藝之后，在所述偽柵極膜表面形成第四圖形化層，所述第四圖 形化層覆蓋需要形成偽柵層的位置和形狀；以所述第四圖形化層為掩膜，刻蝕所述偽柵極膜，直至暴露出隔離層202和鰭部201表面為止，形成偽柵層。

在一實(shí)施例中，在形成偽柵層之前，在所述隔離層202和鰭部201表面形成偽柵介質(zhì)層；在去除所述偽柵層之后，去除所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241底部的偽柵介質(zhì)層。

在一實(shí)施例中，在刻蝕所述偽柵極膜之后，刻蝕所述偽柵介質(zhì)層，直至暴露出鰭部201和隔離層202表面為止。在另一實(shí)施例中，在刻蝕所述偽柵極膜之后，不刻蝕所述偽柵介質(zhì)層。

所述偽柵介質(zhì)層的材料為氧化硅；所述偽柵介質(zhì)層的形成工藝為原子層沉積工藝或化學(xué)氣相沉積工藝；所述偽柵介質(zhì)層的厚度為5?！?5埃。在本實(shí)施例中，所述偽柵介質(zhì)層的厚度為10埃。所述偽柵介質(zhì)層用于在后續(xù)去除偽柵層時(shí)，保護(hù)鰭部201表面。

在本實(shí)施例中，還包括在所述偽柵層的側(cè)壁表面形成側(cè)墻；在所述偽柵層和側(cè)墻兩側(cè)的鰭部201內(nèi)形成源區(qū)和漏區(qū)。

所述側(cè)墻的材料包括氧化硅、氮化硅和氮氧化硅中的一種或多種組合。所述側(cè)墻的形成步驟包括：采用沉積工藝在所述保護(hù)層和偽柵層表面形成側(cè)墻膜；回刻蝕所述側(cè)墻膜直至暴露出鰭部201表面為止，形成側(cè)墻。

在一實(shí)施例中，所述源區(qū)和漏區(qū)以離子注入工藝形成。在另一實(shí)施例中，所述源區(qū)和漏區(qū)的形成步驟還包括：在所述偽柵層和側(cè)墻兩側(cè)的鰭部201內(nèi)形成凹槽；采用選擇性外延沉積工藝在所述凹槽內(nèi)形成應(yīng)力層；在所述應(yīng)力層內(nèi)摻雜離子，形成源區(qū)和漏區(qū)。所述摻雜工藝為離子注入工藝、原位摻雜工藝中的一種或兩種組合。

在第一p型閾值區(qū)域230和第二p型閾值區(qū)240內(nèi)，所述應(yīng)力層的材料為硅鍺，所述應(yīng)力層內(nèi)摻雜的離子為p型離子，且所述應(yīng)力層為σ型應(yīng)力層。在第一n型閾值區(qū)域210和第二n型閾值區(qū)220內(nèi)，所述應(yīng)力層的材料為碳化硅，所述應(yīng)力層內(nèi)摻雜的離子為n型離子。

具體的，所述介質(zhì)層203的形成步驟包括：在所述隔離層202、鰭部201和偽柵層的表面形成介質(zhì)膜；平坦化所述介質(zhì)膜直至暴露出所述偽柵層的頂 部表面為止，形成所述介質(zhì)層203。

所述介質(zhì)膜的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。所述介質(zhì)層203的材料為氧化硅、氮化硅、氮氧化硅、低k介質(zhì)材料(介電系數(shù)為大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介質(zhì)材料(介電系數(shù)小于2.5，例如多孔sicoh)。

在本實(shí)施例中，所述介質(zhì)層203的材料為氧化硅；所述介質(zhì)膜的形成工藝為流體化學(xué)氣相沉積(flowablechemicalvapordeposition，簡稱fcvd)工藝、高密度等離子沉積(highdensityplasma，簡稱hdp)工藝、等離子體增強(qiáng)沉積工藝中的一種或多種。

在去除所述偽柵層之后，去除第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241底部的偽柵介質(zhì)層。去除所述偽柵層的工藝為干法刻蝕工藝和濕法刻蝕工藝中的一種或兩種組合；其中，所述干法刻蝕工藝為各向同性的干法刻蝕工藝。

在本實(shí)施例中，所述偽柵層的材料為多晶硅，去除所述偽柵層的工藝為等離子體干法刻蝕工藝；所述等離子體干法刻蝕工藝的參數(shù)包括：氣體包括碳氟氣體、hbr和cl2中的一種或兩種、以及載氣，所述碳氟氣體包括cf4、chf3、ch2f2或ch3f，所述載氣為惰性氣體，例如he，氣體流量為50sccm～400sccm，壓力為3毫托～8毫托。在另一實(shí)施例中，去除所述偽柵層的工藝為濕法刻蝕工藝，所述濕法刻蝕工藝的刻蝕液為氫氟酸溶液。

在本實(shí)施例中，所述偽柵介質(zhì)層的材料為氧化硅，去除所述偽柵介質(zhì)層的工藝為濕法刻蝕工藝或各向同性的干法刻蝕工藝。當(dāng)采用濕法刻蝕工藝去除所述偽柵介質(zhì)層時(shí)，所述濕法刻蝕工藝的刻蝕液為氫氟酸溶液。當(dāng)采用各向同性的干法刻蝕工藝去除所述偽柵介質(zhì)層時(shí)，所述各向同性的干法刻蝕工藝能夠?yàn)閟iconi工藝。

請參考圖5，在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241底部的隔離層202和鰭部201上形成柵介質(zhì)層204。

在本實(shí)施例中，在形成所述柵介質(zhì)層204之前，在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241底部暴露出的鰭部201側(cè)壁和頂部 表面形成柵氧層205。所述柵氧層205的材料為氧化硅；所述柵氧層205的厚度為3納米～10納米；所述柵氧層205的形成工藝為原位蒸汽生成工藝、熱氧化工藝或濕法氧化工藝。

所述柵介質(zhì)層204的材料為高k介質(zhì)材料。所述高k介質(zhì)材料包括氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁。所述柵介質(zhì)層204的形成工藝為化學(xué)氣相沉積工藝或原子層沉積工藝。所述柵介質(zhì)層204的厚度為5?！?0埃。

在本實(shí)施例中，在形成所述柵介質(zhì)層204之后，還包括進(jìn)行退火工藝；所述退火工藝為尖峰退火或激光退火。所述退火工藝用于減少或消除鰭部201、柵介質(zhì)層204和柵氧層205內(nèi)的缺陷或雜質(zhì)，提高所述鰭部201、柵介質(zhì)層204和柵氧層205的質(zhì)量。此外，所述退火工藝還能夠用于激活源區(qū)和漏區(qū)內(nèi)的摻雜離子。

請參考圖6，在所述第三溝槽231內(nèi)的柵介質(zhì)層204表面形成第一p型功函數(shù)層232。

所述第一p型功函數(shù)層232的材料為p型功函數(shù)材料，用于降低pmos晶體管的閾值電壓。

所述第一p型功函數(shù)層232的形成步驟包括：在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241內(nèi)的柵介質(zhì)層204表面形成第一p型功函數(shù)膜；在所述第一p型功函數(shù)膜表面形成第一圖形化層，所述第一圖形化層覆蓋第三溝槽231內(nèi)的第一p型功函數(shù)膜；以所述第一圖形化層為掩膜，刻蝕所述第一p型功函數(shù)膜，直至暴露出所述柵介質(zhì)層204表面為止，形成所述第一p型功函數(shù)層232；在刻蝕所述第一p型功函數(shù)膜之后，去除所述第一圖形化層。

在本實(shí)施例中，所述第一p型功函數(shù)層232的材料為tin。在其它實(shí)施例中，所述第一p型功函數(shù)層232的材料還能夠?yàn)閠ac、mon或tan。所述第一p型功函數(shù)層232的厚度為

所述第一p型功函數(shù)膜的形成工藝為化學(xué)氣相沉積工藝或原子層沉積工藝；在本實(shí)施例中，所述第一p型功函數(shù)膜的形成工藝為原子層沉積工藝。 所述第一圖形化層包括圖形化的光刻膠層；所述圖形化的光刻膠層采用涂布工藝和光刻工藝形成。在形成所述圖形化的光刻膠層之前，還能夠在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241內(nèi)形成抗反射層，所述抗反射層的表面平坦。去除所述第一圖形化層的工藝包括濕法刻蝕工藝或灰化工藝。

刻蝕所述第一p型功函數(shù)膜的工藝為各向同性的干法刻蝕工藝；由于所述各向同性的干法刻蝕工藝在各個方向上的刻蝕速率相同或相近，從而能夠同時(shí)去除覆蓋所述鰭部201側(cè)壁和頂部的部分第一p型功函數(shù)膜。由于所述柵介質(zhì)層204與所述第一p型功函數(shù)膜的材料不同，所述柵介質(zhì)層204與所述第一p型功函數(shù)膜之間的刻蝕選擇比較大，能夠使所述刻蝕工藝停止于所述柵介質(zhì)層204表面，且所述刻蝕工藝對所述柵介質(zhì)層204的損傷較小。

所述第一p型功函數(shù)層232與后續(xù)形成的第二p型功函數(shù)層共同作為第一p型閾值區(qū)230的功函數(shù)層，而所述第二p閾值區(qū)240僅以后續(xù)形成的第二p型功函數(shù)層作為功函數(shù)層，因此，在第一p型閾值區(qū)230形成的pmos晶體管閾值電壓低于在第二p型閾值區(qū)240形成的pmos晶體管。

請參考圖7，在所述第一p型功函數(shù)層232表面以及第一溝槽211、第二溝槽221和第四溝槽241內(nèi)的柵介質(zhì)層204表面形成第二p型功函數(shù)層206。

所述第二p型功函數(shù)層206用于調(diào)節(jié)第一p型閾值區(qū)230和第二p型閾值區(qū)240形成的pmos晶體管的閾值電壓。在第一p型閾值區(qū)230內(nèi)，所述第一p型功函數(shù)層232與第二p型功函數(shù)層206共同作為pmos晶體管的功函數(shù)層，并用于降低pmos晶體管的閾值電壓。在第二p型閾值區(qū)240內(nèi)，所述第二p型功函數(shù)層206作為pmos晶體管的功函數(shù)層。由于第一p型閾值區(qū)230比第二p型閾值區(qū)240多一層第一p型功函數(shù)層232，因此，所述第一p型閾值區(qū)230形成的pmos晶體管閾值電壓較低，而第二p型閾值240形成的pmos晶體管的閾值電壓較高。

在第一n型閾值區(qū)210和第二n型閾值區(qū)220內(nèi)，后續(xù)需要形成第二n型功函數(shù)層，通過調(diào)節(jié)所述第二n型功函數(shù)層的材料和厚度，能夠?qū)⑺龅谝籶型功函數(shù)層232的作用抵消，進(jìn)而調(diào)節(jié)第一n型閾值區(qū)210和第二n型 閾值區(qū)220形成的nmos晶體管的閾值電壓。

所述第二p型功函數(shù)層206的材料為p型功函數(shù)材料。在本實(shí)施例中，所述第二p型功函數(shù)層206的材料為tin。在其它實(shí)施例中，所述第二p型功函數(shù)層206的材料還能夠?yàn)閠ac、mon或tan。所述第二p型功函數(shù)層206的厚度為所述第二p型功函數(shù)層206的形成工藝為化學(xué)氣相沉積工藝或原子層沉積工藝；在本實(shí)施例中，所述第二p型功函數(shù)層206的形成工藝為原子層沉積工藝。

請參考圖8，在形成所述第二p型功函數(shù)層206之后，在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241內(nèi)的第二p型功函數(shù)層206表面形成阻擋層207。

所述阻擋層207用于在后續(xù)刻蝕形成第一n型功函數(shù)層時(shí)，作為刻蝕停止層，避免刻蝕形成第一n型功函數(shù)層的工藝對第二p型功函數(shù)層206的表面造成損傷。

所述阻擋層207的材料與后續(xù)形成的第一n型功函數(shù)層的材料不同，以此提高所述阻擋層207與第一n型功函數(shù)層之間的刻蝕選擇比，使所述阻擋層207能夠作為刻蝕停止層，且使刻蝕形成第一n型功函數(shù)層的工藝對阻擋層207的損傷較小。

在本實(shí)施例中，所述阻擋層207的材料為tan。所述阻擋層207的厚度為所述第二p型功函數(shù)層206的形成工藝為化學(xué)氣相沉積工藝或原子層沉積工藝；在本實(shí)施例中，所述第二p型功函數(shù)層206的形成工藝為原子層沉積工藝。

請參考圖9，在所述第一溝槽211內(nèi)的第二p型功函數(shù)層206上形成第一n型功函數(shù)層212。

所述第一n型功函數(shù)層212的材料為n型功函數(shù)材料，用于降低nmos晶體管的閾值電壓。

所述第一n型功函數(shù)層212的形成步驟包括：在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241內(nèi)的阻擋層207表面形成第一n型功函數(shù)膜；在所述第一n型功函數(shù)膜表面形成第二圖形化層，所述第二圖 形化層覆蓋第一溝槽211內(nèi)的第一n型功函數(shù)膜；以所述第二圖形化層為掩膜，刻蝕所述第一n型功函數(shù)膜，直至暴露出所述阻擋層207表面為止，形成第一n型功函數(shù)層212。

在本實(shí)施例中，所述第一n型功函數(shù)層212的材料為tialc。在所述第一n型功函數(shù)層212的材料中，c離子能夠用于阻止al離子的擴(kuò)散，避免所述第一n型功函數(shù)層212的材料對柵介質(zhì)層204造成污染。

在其它實(shí)施例中，所述第一n型功函數(shù)層212的材料還能夠?yàn)閠ial、tan或ta。所述第一n型功函數(shù)層212的厚度為

所述第一n型功函數(shù)膜的形成工藝為化學(xué)氣相沉積工藝或原子層沉積工藝；在本實(shí)施例中，所述第一n型功函數(shù)膜的形成工藝為原子層沉積工藝。所述第一圖形化層包括圖形化的光刻膠層；所述圖形化的光刻膠層采用涂布工藝和光刻工藝形成。在形成所述圖形化的光刻膠層之前，還能夠在所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241內(nèi)形成抗反射層，所述抗反射層的表面平坦。去除所述第二圖形化層的工藝包括濕法刻蝕工藝或灰化工藝。

刻蝕所述第一n型功函數(shù)膜的工藝為各向同性的干法刻蝕工藝；由于所述各向同性的干法刻蝕工藝在各個方向上的刻蝕速率相同或相近，從而能夠同時(shí)去除覆蓋所述鰭部201側(cè)壁和頂部的部分第一n型功函數(shù)膜。由于所述阻擋層207與所述第一n型功函數(shù)膜的材料不同，所述阻擋層207與所述第一n型功函數(shù)膜之間的刻蝕選擇比較大，能夠使所述刻蝕工藝停止于所述阻擋層207表面，且所述刻蝕工藝對所述阻擋層207的損傷較小。

所述第一n型功函數(shù)層212與后續(xù)形成的第二n型功函數(shù)層共同作為第一n型閾值區(qū)210的功函數(shù)層，而所述第二n閾值區(qū)220以后續(xù)形成的第二n型功函數(shù)層作為功函數(shù)層，因此，在第一n型閾值區(qū)210形成的nmos晶體管閾值電壓低于在第二n型閾值區(qū)220形成的nmos晶體管。

請參考圖10，在所述第一n型功函數(shù)層212以及第二溝槽221、第三溝槽231和第四溝槽241內(nèi)的第二p型功函數(shù)層206上形成第二n型功函數(shù)層208。

所述第二n型功函數(shù)層208用于調(diào)節(jié)第一n型閾值區(qū)210和第二n型閾值區(qū)220形成的nmos晶體管的閾值電壓。在第一n型閾值區(qū)210內(nèi)，所述第一n型功函數(shù)層212與第二n型功函數(shù)層208共同作為nmos晶體管的功函數(shù)層，并用于降低mmos晶體管的閾值電壓。在第二n型閾值區(qū)220內(nèi)，所述第二n型功函數(shù)層208作為nmos晶體管的功函數(shù)層。由于第一n型閾值區(qū)210比第二n型閾值區(qū)220多一層第一n型功函數(shù)層212，因此，所述第一n型閾值區(qū)210形成的nmos晶體管閾值電壓較低，而第二n型閾值區(qū)220形成的nmos晶體管的閾值電壓較高。

在第一n型閾值區(qū)210和第二n型閾值區(qū)220內(nèi)，后續(xù)需要形成第二n型功函數(shù)層，通過調(diào)節(jié)所述第二n型功函數(shù)層的材料和厚度，能夠?qū)⑺龅谝籶型功函數(shù)層232的作用抵消，進(jìn)而調(diào)節(jié)第一n型閾值區(qū)210和第二n型閾值區(qū)220形成的nmos晶體管的閾值電壓。

所述第二n型功函數(shù)層208的材料為n型功函數(shù)材料。在本實(shí)施例中，所述第二n型功函數(shù)層208的材料為tialc。在其它實(shí)施例中，所述第二n型功函數(shù)層208的材料還能夠?yàn)閠ial、tan或ta。所述第二n型功函數(shù)層208的厚度為所述第二n型功函數(shù)層208的形成工藝為化學(xué)氣相沉積工藝或原子層沉積工藝；在本實(shí)施例中，所述第二n型功函數(shù)層208的形成工藝為原子層沉積工藝。

請參考圖11，在所述第一溝槽211(如圖10所示)、第二溝槽221(如圖10所示)、第三溝槽231(如圖10所示)和第四溝槽241(如圖10所示)內(nèi)的第二n型功函數(shù)層208表面形成分別填充滿所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241的柵極層209。

所述柵極層209的形成步驟包括：在所述介質(zhì)層203上和第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241內(nèi)的第二n型功函數(shù)層208表面形成柵極膜，所述柵極膜填充滿所述第一溝槽211、第二溝槽221、第三溝槽231和第四溝槽241；平坦化所述柵極膜直至暴露出所述介質(zhì)層203表面為止，形成所述柵極層209。

所述柵極層209的材料為鎢、鋁或銅。所述柵極膜的形成工藝包括化學(xué) 氣相沉積工藝、物理氣相沉積工藝、原子層沉積工藝、電鍍工藝或化學(xué)鍍工藝。平坦化所述柵極膜的工藝為化學(xué)機(jī)械拋光工藝(cmp)；在本實(shí)施例中，所述化學(xué)機(jī)械拋光工藝還用于去除位于介質(zhì)層203頂部表面的第二n型功函數(shù)層208、阻擋層207、第二p型功函數(shù)層206和柵介質(zhì)層204。

綜上，本實(shí)施例中，在第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)形成第二p型功函數(shù)層之前，在第三溝槽內(nèi)形成第一p型功函數(shù)層，從而能夠使第三溝槽內(nèi)的功函數(shù)值大于第四溝槽內(nèi)的功函數(shù)值，則第一p型閾值區(qū)和第二p型閾值區(qū)內(nèi)形成的鰭式晶體管的閾值電壓不同。在第一溝槽、第二溝槽、第三溝槽和第四溝槽內(nèi)形成第二n型功函數(shù)層之前，在第一溝槽內(nèi)形成第一n型功函數(shù)層，從而能夠使第一溝槽內(nèi)的功函數(shù)值小于第二溝槽內(nèi)的功函數(shù)值，則第一n型閾值區(qū)和第二n型閾值區(qū)內(nèi)形成的鰭式晶體管的閾值電壓不同。由此能夠形成多閾值電壓的p型鰭式晶體管和n型鰭式晶體管，而且所述形成工藝簡單，避免了多次光刻和刻蝕工藝造成的器件形貌和尺寸不可控問題，以及工藝步驟過多而在器件內(nèi)部產(chǎn)生缺陷等問題。而且，由于光刻和刻蝕工藝的次數(shù)減少，能夠相應(yīng)減小第一溝槽、第二溝槽、第三溝槽和第四溝槽的尺寸，從而有利于縮小鰭式晶體管的尺寸。

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