本發(fā)明涉及一種半導體元件及其制作方法，尤其是涉及一種具有鰭片結(jié)構(gòu)的半導體元件及其制作方法。

背景技術(shù)：

外延(epitaxial)結(jié)構(gòu)廣泛地用于半導體制作工藝中，舉例來說，現(xiàn)有技術(shù)常利用選擇性外延成長(selectiveepitaxialgrowth，以下簡稱為seg)技術(shù)于一單晶基板內(nèi)形成一晶格排列與基板相同的外延結(jié)構(gòu)，例如硅鍺(silicongermanium，以下簡稱為sige)外延結(jié)構(gòu)。利用sige外延結(jié)構(gòu)的晶格常數(shù)(latticeconstant)大于硅基板晶格的特點，sige外延結(jié)構(gòu)可產(chǎn)生應力，并用于改善mos晶體管的性能。

然而，外延結(jié)構(gòu)的采用固然可有效提升元件效能，但外延結(jié)構(gòu)的制作大大地增加了半導體制作工藝的復雜度以及制作工藝控制的困難度。舉例來說，不同導電類型的元件需要不同類型的應力，一般來說p型元件需要壓縮(compressive)應力，而n型元件需要伸張(tensile)應力，因此進一步增加了具有外延結(jié)構(gòu)的半導體元件在設計與制作上的難度。

由此可知，外延結(jié)構(gòu)的存在雖可有效增進元件效能，然而隨著半導體制作工藝與產(chǎn)品的復雜度不斷提升，業(yè)界仍不斷地面對挑戰(zhàn)。

技術(shù)實現(xiàn)要素：

因此，本發(fā)明的一目的在于提供一種半導體元件及其制作方法，且根據(jù)該制作方法獲得的半導體元件具有可提供互補導電型態(tài)元件所需的不同應力件。

根據(jù)本發(fā)明所提供的權(quán)利要求，提供一種半導體元件，該半導體元件包括一基底、一形成在該基底內(nèi)且包括一第一導電型態(tài)的第一阱區(qū)、一形成在該基底內(nèi)且包括一第二導電型態(tài)的第二阱區(qū)、一形成在該第一阱區(qū)上的第一鰭片結(jié)構(gòu)、以及一形成在該第二阱區(qū)上的第二鰭片結(jié)構(gòu)。該第一導電型態(tài)與該第二導電型態(tài)彼此互補。該基底包含有一第一半導體材料、該第一鰭片結(jié)構(gòu)包含有該第一半導體材料與一第二半導體材料、該第二鰭片結(jié)構(gòu)包含有該第一半導體材料與該第二半導體材料，且該第二半導體材料的一晶格常數(shù)大于該第一半導體材料的一晶格常數(shù)。該第一鰭片結(jié)構(gòu)內(nèi)的該第一半導體材料包含有一第一濃度，該第二鰭片結(jié)構(gòu)內(nèi)的該第一半導體材料包含有一第二濃度，且該第二濃度大于該第一濃度。

根據(jù)本發(fā)明所提供的權(quán)利要求，另提供一種鰭片結(jié)構(gòu)的制作方法，該制作方法首先提供一基底，該基底包含有一第一半導體材料，且該基底定義有一第一阱區(qū)與一第二阱區(qū)。接下來，在該第一阱區(qū)上形成一第一圖案化外延結(jié)構(gòu)，以及在該第二阱區(qū)上形成一第二圖案化外延結(jié)構(gòu)。在形成該第一圖案化外延結(jié)構(gòu)與該第二圖案化外延結(jié)構(gòu)之后，在該基底上形成一介電層，且該介電層環(huán)繞該第一圖案化外延結(jié)構(gòu)與該第二圖案化外延結(jié)構(gòu)。隨后進行一蝕刻制作工藝，移除部分該第一圖案化外延結(jié)構(gòu)，以在該第一阱區(qū)上形成一凹槽。在形成該凹槽后，在該凹槽內(nèi)形成一外延半導體層。之后，移除部分該介電層以在該第一阱區(qū)上形成一第一鰭片結(jié)構(gòu)，以及在該第二阱區(qū)上形成一第二鰭片結(jié)構(gòu)。

根據(jù)本發(fā)明所提供的權(quán)利要求，還提供一種鰭片結(jié)構(gòu)的制作方法，該制作方法首先提供一基底，該基底上包含有一介電層，該基底包含有一第一半導體材料，該介電層內(nèi)形成有一第一溝槽與一第二溝槽。接下來，在該第一溝槽內(nèi)形成一第一外延結(jié)構(gòu)，以及在該第二溝槽內(nèi)形成一第二外延結(jié)構(gòu)。在形成該第一外延結(jié)構(gòu)與該第二外延結(jié)構(gòu)之后，進行一蝕刻制作工藝，用以移除部分該第一外延結(jié)構(gòu)，以形成一凹槽。隨后，在該凹槽內(nèi)形成一外延半導體層。而在形成該外延半導體層之后，移除部分該介電層，以在該基底上形成一第一鰭片結(jié)構(gòu)與一第二鰭片結(jié)構(gòu)。

根據(jù)本發(fā)明所提供的半導體元件及其制作方法，提供一種取代鰭片(replacementfin)的制作工藝，利用移除部分第一外延結(jié)構(gòu)/第一圖案化外延結(jié)構(gòu)，并重新形成不同的外延結(jié)構(gòu)等步驟，使得最終獲得的第一鰭片結(jié)構(gòu)與第二鰭片結(jié)構(gòu)因所包含的半導體材料和/或濃度的不同，而獲得相對的壓縮或伸張應力。換句話說，根據(jù)本發(fā)明所提供的制作方法，獲得可提供具互補導電型態(tài)晶體管的半導體元件所需的應力件。此外，本發(fā)明所提供的半導體元件及其制作方法，可與先制作介電層(sti-first)與后制作介電層(sti-last)等不同的制作工藝方法整合，故還具有制作工藝實用性與制作工藝彈性。

附圖說明

圖1至圖8為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第一優(yōu)選實施例的示意圖，其中

圖2為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一變化型的示意圖；

圖9至圖10為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第二優(yōu)選實施例的示意圖；

圖11至圖16為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第三優(yōu)選實施例的示意圖；

圖17至圖20為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第四優(yōu)選實施例的示意圖。

主要元件符號說明

100、200基底

100n、200nn型阱區(qū)

100p、200pp型阱區(qū)

110、110’、120、120’、160、160’、220、220’、260、260’外延半導體層

110n、110n’、210nn型外延半導體層

110p、110p’、210pp型外延半導體層

112、212下外延層

112n、212nn型下外延層

112p、212pp型下外延層

114、214上外延層

114n、214nn型上外延層

114p、214pp型上外延層

130、130’、132、132’圖案化外延結(jié)構(gòu)

230、230’、232、232’外延結(jié)構(gòu)

134、134’虛置外延結(jié)構(gòu)

140、240介電層

140s、240s介電層表面

242、244溝槽

140s介電層的表面

150、150’、250、250’圖案化硬掩模

152、152’、252、252’凹槽

170、170’、172、172’、270、270’、272、272’鰭片結(jié)構(gòu)

174、174’虛置鰭片結(jié)構(gòu)

180p、280pp型柵極層

180n、280nn型柵極層

182、282柵極介電層

184p、284pp型柵極導電層

184n、284nn型柵極導電層

t1下外延層的厚度

t2上外延層的厚度

t3單一膜層的外延半導體層的厚度

t4外延半導體層的厚度

t5外延半導體層的厚度

d凹槽的深度

d’溝槽的深度

hfin鰭片高度

wfin第一凹槽的寬度、鰭片寬度

具體實施方式

熟悉該項技術(shù)的人士應可理解的是，以下提供多個不同的實施例，用以揭露本發(fā)明的不同特征，但不以此為限。另外，以下揭露的附圖被簡化以更清楚表達本發(fā)明的特征，故以下揭露的圖示并未繪示出一指定元件(或裝置)的所有元件。此外，以下揭露的圖示是根據(jù)本發(fā)明理想化的示意圖，故由這些示意圖變異的型態(tài)，利如因制造技術(shù)和或容許誤差造成的差異為可預期的。也因此本發(fā)明的揭露不應指限定于已下圖是揭露的特定形狀，且應包括如因制作工藝技術(shù)造成的形狀的偏差。

此外，熟悉該項技術(shù)的人士應可理解以下說明中，當某一組成元件，例如一區(qū)域、一層、一部分等類似組成元件，被稱為在另一組成元件“上”，是指該組成元件直接設置在該另一組成元件上，也可指涉或有其他組成元件介于兩者之間。然而，當某一組成元件被稱為直接形成在另一組成元件上，則是指這兩個組成元件之間并未再有其他組成元件存在。另外，本發(fā)明所揭露的當某一組成元件“形成”在另一組成元件上時，該組成元件可以生長(growth)、沉積(deposition)、蝕刻(etch)、連結(jié)(attach)、連接(connect)耦接(couple)等方法，或其他方式制備或制造在該組成元件上。

另外，本發(fā)明中所使用的用語如“底部”、“下方”、“上方”、“頂部”、“之中”、“之內(nèi)”等，用以描述圖示中不同組成元件的相對位置。然而，當將附圖翻轉(zhuǎn)使其上下顛倒時，前述的“上方”即成為“下方”?；蛟诓煌暯侵?，前述的“上方”可能成為“之中”或“之內(nèi)”。由此可知，本發(fā)明中所使用的相對性描述用語可依據(jù)該元件或設備的方位與/或視角而定。

請參閱圖1至圖8，圖1至圖8為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第一優(yōu)選實施例的示意圖。如圖1所示，本優(yōu)選實施例所提供的半導體結(jié)構(gòu)的制作方法首先提供一基底100，且基底100包含有一第一半導體材料，第一半導體材料可以是硅、鍺、iii-v族化合物(compound)、或者是ii-vi族化合物。在本優(yōu)選實施例中，第一半導體材料優(yōu)選為硅，然而不限于此。另外，在本優(yōu)選實施例中，基底100可以是一塊硅(bulk)基底。又，在本發(fā)明的其他實施例中，基底100也可以是一絕緣層上半導體(semiconductoroninsulator，soi)基底。根據(jù)本實施例，接下來可分別通過一n型離子注入制作工藝將n型摻雜質(zhì)例如磷(phosphorous，p)注入部分基底100內(nèi)，以及利用p型離子注入制作工藝將p型摻雜質(zhì)例如硼(boron，b)注入部分基底100內(nèi)，隨后進行適合的熱處理方法，而在基底100內(nèi)分別形成一n型阱區(qū)100n與一p型阱區(qū)100p，如圖1所示。在本發(fā)明的實施例中，硼的濃度可以是5e17/cm³，而磷的濃度可以是5e17/cm³，但熟悉該項技術(shù)的人士應知注入的離子種類與濃度都不限于此。

請繼續(xù)參閱圖1。接下來，在基底100上通過一seg方法形成一下外延層(lowerepitaxiallayer)112，下外延層112包含一厚度t1，且厚度t1可以是100納米(nanometer，nm)，但不限于此。下外延層112除包含前述的第一半導體材料之外，還包含一第二半導體材料，且第二半導體材料的一晶格常數(shù)不同于第一半導體材料的一晶格常數(shù)。在本優(yōu)選實施例中，第二半導體材料的晶格常數(shù)大于第一半導體材料的晶格常數(shù)。舉例來說，本優(yōu)選實施例所提供的第二半導體材料為鍺，但不限于此。因此，下外延層112為一外延sige層。此外，下外延層112中第二半導體材料的一濃度可以是20％，但不限于此。更重要的是，在本優(yōu)選實施例中，在利用seg方法形成前述的下外延層112之后，分別通過一n型離子注入制作工藝將n型摻雜質(zhì)例如磷注入進入n型阱區(qū)100n上方的下外延層112內(nèi)，以及利用p型離子注入制作工藝將p型摻雜質(zhì)例如硼注入p型阱區(qū)100p上方的下外延層112內(nèi)，隨后進行適合的熱處理方法，而在n型阱區(qū)100n的上方形成一n型下外延層112n，同時在p型阱區(qū)100n的上方形成一p型下外延層112p，如圖1所示。在本發(fā)明的實施例中，磷的濃度可以是1e18/cm³，而硼的濃度可以是1e18/cm³，但熟悉該項技術(shù)的人士應知注入的離子種類與濃度都不限于此。

請仍然參閱圖1。在形成n型下外延層112n與p型下外延層112p之后，再進行一seg方法，而在n型下外延層112n與p型下外延層112p上形成一上外延層(upperepitaxiallayer)114，上外延層114包含一厚度t2，厚度t2也可為100nm，但不限于此。上外延層114也包含第一半導體材料與第二半導體材料，故上外延層114也為一外延sige層。但值得注意的是，上外延層114中第二半導體材料的一濃度大于下外延層112中第二半導體材料的濃度。舉例來說，上外延層114中第二半導體材料的濃度可以是40％，但不限于此。在形成上外延層114之后，可分別通過一n型離子注入制作工藝將n型摻雜質(zhì)例如磷注入n型阱區(qū)100n上方的上外延層114內(nèi)，以及利用p型離子注入制作工藝將p型摻雜質(zhì)例如硼注入p型阱區(qū)100p上方的上外延層114內(nèi)，隨后進行適合的熱處理方法，而在n型阱區(qū)100n與n型下外延層112n的上方形成一n型上外延層114n，同時在p型阱區(qū)100n與p型下外延層112p的上方形成一p型上外延層114p，如圖1所示。在本發(fā)明的實施例中，磷的濃度可以是3e18/cm³，而硼的濃度可以是3e18/cm³。如前所述，熟悉該項技術(shù)的人士應知，上述注入的離子種類與濃度都不限于此。

請繼續(xù)參閱圖1。在本優(yōu)選實施例中，下外延層112與上外延層114構(gòu)成一外延半導體層110。詳細地說，n型下外延層112n與n型上外延層114n構(gòu)成n型外延半導體層110n，同理p型下外延層112p與p型上外延層114p構(gòu)成p型外延半導體層110p。如圖1所示，外延半導體層110可以是一鍺濃度由下而上漸次增加，且n型/p型離子濃度也由下而上漸次增加的復合膜層。然而，熟悉該項技術(shù)的人士應知，下外延層112與上外延層114中第二半導體材料的濃度并不限于此，該濃度可依制作工藝與產(chǎn)品需要調(diào)整，只要下外延層112中第二半導體材料的一濃度小于上外延層114中第二半導體材料的濃度即可。另外，在本發(fā)明的其他實施例中，上外延層114與下外延層112之間甚至可包括一層以上的中間外延層(圖未示)，中間外延層也包含第一半導體材料與第二半導體材料，且中間外延層中第二半導體材料的濃度介于上/下外延層114/112之間。換句話說，在本發(fā)明的其他實施例中，外延半導體層110可以是一鍺濃度由下而上逐漸增加的復合膜層。舉例來說，外延半導體層110可以是一鍺濃度由下而上由0％逐漸提升至50％，且n型/p型離子濃度也由下而上漸次增加的復合膜層。

請參閱圖2，圖2為本發(fā)明所提供的鰭片結(jié)構(gòu)的制作方法的一變化型的示意圖。在本變化型中，可利用一seg方法形成一外延半導體層110’，且外延半導體層110’為一單一膜層。外延半導體層110’中的鍺濃度可預定為30％，但此預定濃度可依據(jù)不同產(chǎn)品的需求對制作工藝調(diào)整，故不限于此。單一膜層的外延半導體層110’包含一厚度t3，而厚度t3可以是200nm，但不限于此。此外在形成外延半導體層110’之后，還通過一n型離子注入制作工藝將磷注入n型阱區(qū)100n上方的外延半導體層110’內(nèi)，且此時磷的濃度可以是3e18/cm³。此外還通過一p型離子注入制作工藝將硼注入p型阱區(qū)100p上方的外延半導體層110’內(nèi)，且此時硼的濃度可以是3e18/cm³。如前所述，熟悉該項技術(shù)的人士應知，上述注入的離子種類與濃度都不限于此。此外如前所述，在進行前述的n型/p型離子注入制作工藝之后，可進行一熱處理，而n型阱區(qū)100n上形成一n型外延半導體層110n’，并在p型阱區(qū)100p上形成一p型外延半導體層110p’。隨后可進行后述步驟，故于此不加以贅述。

請同時參閱圖1與圖2。在形成上述包含有第一半導體材料與第二半導體材料的外延半導體層110/110’之后，還在外延半導體層110/110’上形成另一外延半導體層120。外延半導體層120也可以由seg方法形成，但不限于此。外延半導體層120包含一厚度t4，厚度t4可以是40nm，但不限于此。值得注意的是，外延半導體層120僅包含第一半導體材料，故外延半導體層120為一外延硅層。此外，外延半導體層120為一未摻雜(undoped)外延層。也就是說，外延半導體層120內(nèi)并未包含任何導電摻雜質(zhì)(conductivedopant)，因此外延半導體層120為一本質(zhì)(intrinsic)硅層。

請參閱圖3。接下來，圖案化外延半導體層120與外延半導體層110。在本優(yōu)選實施例中，外延半導體層120與外延半導體層110的圖案化方法可采用間隙壁影像轉(zhuǎn)移方法(spacerimagetransfer，以下簡稱為sit)，又稱自對準雙重圖案化方法(self-aligneddoublepatterning，sadp)，但并不限于此。在本發(fā)明的其他實施例中，外延半導體層120與外延半導體層110的圖案化方法可采用雙重sit(doublesit)方法，但也不限于此。據(jù)此，在n型阱區(qū)100n內(nèi)形成一圖案化外延結(jié)構(gòu)130，以及在p型阱區(qū)100p內(nèi)形成一圖案化外延結(jié)構(gòu)132。此外，在本發(fā)明的其他實施例中，還可在n型阱區(qū)100n內(nèi)與p型阱區(qū)100p交界處或其他區(qū)域選擇性地形成一虛置外延結(jié)構(gòu)134，用以在后續(xù)制作工藝中改善基底表面的元件均勻度。在本發(fā)明的一實施例中，當采用sit方法圖案化外延半導體層120與外延半導體層110時，得到的圖案化外延結(jié)構(gòu)130/132與虛置外延結(jié)構(gòu)134的寬度可以是48nm，但不限于此。而在本發(fā)明的一實施例中，當采用雙重sit方法圖案化外延半導體層120與外延半導體層110時，得到的圖案化外延結(jié)構(gòu)130/132與虛置外延結(jié)構(gòu)134的寬度可以是26nm，但也不限于此。在本優(yōu)選實施例中，圖案化外延結(jié)構(gòu)130中未摻雜的外延硅層120可視為一第一部分，而n型的外延sige層110n(即n型下外延層112n與n型上外延層114n)可視為夾設于第一部分與基底100之間的一第二部分。同理，圖案化外延結(jié)構(gòu)132中未摻雜的外延硅層120可視為第一部分，而p型的外延sige層110p(即p型下外延層112p與p型上外延層114p)可視為夾設于第一部分與基底100之間的一第三部分。由此可知，圖案化外延結(jié)構(gòu)130的第二部分與圖案化外延結(jié)構(gòu)132的第三部分具有互補的導電類型。

請參閱圖4。在形成上述圖案化外延結(jié)構(gòu)130/132與虛置外延結(jié)構(gòu)134之后，在基底100上形成一介電層140。介電層140的形成可利用一絕緣材料填滿圖案化外延結(jié)構(gòu)130/132與虛置外延結(jié)構(gòu)134之間的空隙，而此絕緣材料可利用合適的氧化和/或沉積方法形成。舉例來說，上述方法可包含一cvd制作工藝，而此cvd制作工藝可包含等離子體增強化學氣相沉積(plasma-enhancedcvd，pecvd)制作工藝、遠距等離子體增強化學氣相沉積(remoteplasma-enhancedcvd，rpecvd)制作工藝、或原子層化學氣相沉積(atomiclayercvd，alcvd)制作工藝等。另外，cvd制作工藝可以是低壓化學氣相沉積(low-pressurecvd，lpcvd)制作工藝或超高真空化學氣相沉積(ultravacuumcvd，uvcvd)制作工藝、或低溫化學氣相沉積(lowtemperaturechemicalvapordeposition，lpcvd)制作工藝其中之一。在本發(fā)明所提供的實施例中，cvd制作工藝也可包含一流動式化學氣相沉積(flowablecvd，fcvd)制作工藝，用以利用原位蒸氣成長氧化物(in-situsteamgenerated，以下簡稱為issgoxide)與ald氧化物形成上述氧化物材料。隨后可進行一平坦化制作工藝，用以移除多余的絕緣材料，使得介電層140、圖案化外延結(jié)構(gòu)130/132與虛置外延結(jié)構(gòu)134的頂部表面共平面，且介電層140環(huán)繞圖案化外延結(jié)構(gòu)130/132以及虛置外延結(jié)構(gòu)134。

接下來請參閱圖5。在形成介電層140之后，形成一圖案化硬掩模150，且圖案化硬掩模150覆蓋p型阱區(qū)100p上的介電層140與圖案化外延結(jié)構(gòu)132。在本發(fā)明的其他實施例中，圖案化硬掩模150甚至可覆蓋部分或全部虛置外延結(jié)構(gòu)134。如圖5所示，圖案化硬掩模150暴露出n型阱區(qū)100n上的介電層140與圖案化外延結(jié)構(gòu)130。在本發(fā)明的其他實施例中，圖案化硬掩模150甚至可暴露部分或全部虛置外延結(jié)構(gòu)134。接下來，利用一合適的蝕刻制作工藝移除部分圖案化外延結(jié)構(gòu)130。詳細地說，在本優(yōu)選實施例中，蝕刻制作工藝用以移除圖案化外延結(jié)構(gòu)130的第一部分(即外延半導體層120)，而在n型阱區(qū)100n上形成一凹槽152，如圖5所示。凹槽152包含一深度d，凹槽152的深度d可大于或等于第一部分(即外延半導體層120)的厚度t4，且優(yōu)選為等于第一部分(即外延半導體層120)的厚度t4。

請參閱圖6。在完成凹槽152之后，在凹槽152內(nèi)形成一外延半導體層160，隨后移除圖案化硬掩模150。外延半導體層160可通過seg方法形成，但不限于此。此外，在進行前述seg方法之后，可還進行一平坦化制作工藝，用以移除多余的外延材料，使得外延半導體層160填滿凹槽152，且外延半導體層160、介電層140與外延半導體層120共平面。外延半導體層160至少包含第二半導體材料，在本優(yōu)選實施例中，第二半導體材料為鍺。在本發(fā)明的其他實施例中，外延半導體層160也可同時包含前述的第一半導體材料與第二半導體材料，即包含sige。但需注意的是，外延半導體層160中的第二半導體材料的濃度必定大于圖案化外延結(jié)構(gòu)130的第二部分(即n型下外延層112n與n型上外延層114n)中第二半導體材料的濃度。另外需注意的是，外延半導體層160也為一未摻雜外延層。也就是說，外延半導體層160內(nèi)并未包含任何導電摻雜質(zhì)，因此外延半導體層160為本質(zhì)硅鍺或本質(zhì)鍺層。另外，外延半導體層160具有一厚度t5，且厚度t5即等于凹槽152的深度d。

請參閱圖7。在完成所有外延層的制作后，進行一回蝕刻(etchingback)制作工藝，用以移除部分介電層140，使得部分或全部的外延半導體層160與部分或全部外延半導體層120突出于介電層140的表面140s。至此，在n型阱區(qū)100n上形成一鰭片結(jié)構(gòu)170、在p型阱區(qū)100p上形成一鰭片結(jié)構(gòu)172、以及在基底100上形成一虛置鰭片結(jié)構(gòu)174。如圖7所示，在本優(yōu)選實施例中，鰭片結(jié)構(gòu)170/172與虛置鰭片結(jié)構(gòu)174突出于介電層140的表面140s，且具有一突出高度。一般說來，此一突出高度定義為鰭片高度hfin，在本優(yōu)選實施例中，鰭片高度hfin小于或等于外延半導體層160的厚度t5，但不限于此。

請參閱圖8，接下來，可選擇性地移除虛置鰭片結(jié)構(gòu)174。換句話說，在本發(fā)明的其他實施例中，虛置鰭片結(jié)構(gòu)174可保留于基底100上，故并不限于圖8所繪示者。隨后，在基底100上，尤其是介電層140與鰭片結(jié)構(gòu)170/172上形成柵極層。在本優(yōu)選實施例中，n型阱區(qū)100n內(nèi)的鰭片結(jié)構(gòu)170上形成一p型柵極層180p，而p型阱區(qū)100p內(nèi)的鰭片結(jié)構(gòu)172上則形成一n型柵極層180n。p型柵極層180p包括一柵極介電層182與一p型柵極導電層184p，而n型柵極層180n則包括柵極介電層182與一n型柵極導電層184n。值得注意的是，由于柵極導電層184p/184n的導電型態(tài)與所欲形成的晶體管的導電型態(tài)相同，因此n型阱區(qū)100n上的p型柵極層180p的導電型態(tài)與n型外延半導體層110n(n型下外延層112n與n型上外延層114n)的導電型態(tài)互補，而p型阱區(qū)100p上的n型柵極層180n的導電型態(tài)與p型外延半導體層110p(包括p型下外延層112p與p型上外延層114p)的導電型態(tài)互補。如圖7所示，n型/p型柵極層180n/180p的延伸方向與鰭片結(jié)構(gòu)170/172以及虛置鰭片結(jié)構(gòu)174的延伸方向垂直，且n型/p型柵極層180n/180p覆蓋部分鰭片結(jié)構(gòu)170/172的頂部與側(cè)壁。

根據(jù)本發(fā)明的實施例，柵極介電層182可包含現(xiàn)有介電材料如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)等介電材料。而在本優(yōu)選實施例中，柵極介電層182還可包含高介電常數(shù)(high-k)材料，例如氧化鉿(hfo)、硅酸鉿(hfsio)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬硅酸鹽(metalsilicates)等，但不限于此。另外，當本優(yōu)選實施例的柵極介電層182采用high-k材料時，本發(fā)明可與金屬柵極(metalgate)制作工藝整合，以提供足以匹配high-k柵極介電層的控制電極。據(jù)此，柵極導電層184p/184n可配合金屬柵極的前柵極(gate-first)制作工藝或后柵極(gate-last)制作工藝采用不同的材料。舉例來說，當本優(yōu)選實施例與前柵極制作工藝整合時，柵極導電層184n/184p可包含金屬如鉭(ta)、鈦(ti)、釕(ru)、鉬(mo)、或上述金屬的合金如鋁鈦(tial)、金屬氮化物如氮化鉭(tan)、氮化鈦(tin)、氮化鉬(mon)等、金屬碳化物如碳化鉭(tac)等。且該等金屬的選用以所欲獲得的多柵極晶體管元件的導電形式為原則，即以滿足n型或p型晶體管所需功函數(shù)要求的金屬為選用原則。另外，柵極導電層184n/184p可為單層結(jié)構(gòu)或復合層(multi-layered)結(jié)構(gòu)。而當本優(yōu)選實施例與后柵極制作工藝整合時，柵極導電層作為一虛置柵極(dummygate)，其可包含半導體材料如多晶硅等。隨后，可進行制作鰭式場效晶體管(finfieldeffecttransistor，以下簡稱為finfet)元件所需的后續(xù)步驟，而在n型阱區(qū)100n上形成一p型finfet元件(圖未示)，并在p型阱區(qū)100p上形成一n型finfet元件(圖未示)。

請繼續(xù)參閱圖8。根據(jù)本優(yōu)選實施例，形成在n型阱區(qū)100n上的鰭片結(jié)構(gòu)170包含有未摻雜的外延半導體層160，以及具有n型導電摻雜質(zhì)的n型外延半導體層110n。而形成在p型阱區(qū)100p上的鰭片結(jié)構(gòu)172則包含有未摻雜的外延半導體層120，以及具有p型導電摻雜質(zhì)的p型外延半導體層110p。值得注意的是，雖然n型外延半導體層110n與p型外延半導體層110p的導電型態(tài)相反，但外延半導體層110n/110p中的硅-鍺(即第一半導體材料-第二半導體材料)的比例完全相同。在鰭片結(jié)構(gòu)170中，外延半導體層160的硅濃度小于n型外延半導體層110n的硅濃度，換句話說鰭片結(jié)構(gòu)170中外延半導體層160的鍺濃度大于n型外延半導體層110n的鍺濃度，故外延半導體層160對n型外延半導體層110n產(chǎn)生一壓縮(compressive)應力，因此可進一步增加p型finfet元件的通道區(qū)域的載流子遷移率。此外鍺濃度介于外延半導體層160與基底100之間的n型外延半導體層110n可作為一應變松弛緩沖(strainrelaxedbuffer，以下簡稱為srb)層。因此，在生成晶格系數(shù)不同于基底100的外延半導體層160時，因晶格不匹配(mismatch)而產(chǎn)生的差排缺陷可被限制在此一膜層中。在鰭片結(jié)構(gòu)172中，外延半導體層120的硅濃度大于p型外延半導體層110p的硅濃度，故外延半導體層120對p型外延半導體層110p產(chǎn)生一伸張(tensile)應力，因此可進一步增加n型finfet元件的通道區(qū)域的載流子遷移率。此外由此可知，鰭片結(jié)構(gòu)172中外延半導體層120的硅濃度大于鰭片結(jié)構(gòu)170中外延半導體層160的硅濃度。也可注意的是，由于n型外延半導體層110n包含有與p型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，而p型外延半導體層110p包含有與n型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，因此設置于外延半導體層160/120(即通道區(qū)域形成處)下方的n型/p型外延半導體層110n/110p可作為一抗鑿穿(antipunchthrough，以下簡稱為apt)層，用以避免finfet元件在操作時發(fā)生鑿穿效應。

請參閱圖9至圖10，圖9至圖10為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第二優(yōu)選實施例的示意圖。首先需注意的是，在第二優(yōu)選實施例中，與第一優(yōu)選實施例相同的組成元件可包含相同的材料選擇，且可利用相同的方法完成，故本優(yōu)選實施例中，與第一優(yōu)選實施例相同的組成元件的材料選擇與形成方法不再予以贅述。且本優(yōu)選實施例中，與第一優(yōu)選實施例相同的組成元件可包含與第一優(yōu)選實施例相同的符號說明。如圖9所示，本優(yōu)選實施例所提供的半導體結(jié)構(gòu)的制作方法首先提供一基底100，基底100包含有一第一半導體材料例如硅，且基底100內(nèi)形成有一n型阱區(qū)100n與一p型阱區(qū)100p。接下來可進行前述的seg方法、離子注入方法以及熱處理方法，而在基底100上，尤其是n型阱區(qū)100n上方形成一n型下外延層112n，而p型阱區(qū)100p上方則形成一p型下外延層112p。如前所述，n型/p型下外延層112n/112p包含第一半導體材料與一第二半導體材料，且第二半導體材料的一晶格常數(shù)不同于第一半導體材料的一晶格常數(shù)。在本優(yōu)選實施例中，第二半導體材料的晶格常數(shù)大于第一半導體材料的晶格常數(shù)。舉例來說，本優(yōu)選實施例所提供的第二半導體材料為鍺，但不限于此。

請仍然參閱圖9。在形成n型下外延層112n與p型下外延層112p之后，可進行前述的seg方法、離子注入方法以及熱處理方法，而在n型下外延層112n上形成一n型上外延層114n，以及在p型下外延層112p上形成一p型上外延層114p。如前所述，n型/p型上外延層114n/114p也包含第一半導體材料與第二半導體材料，故本優(yōu)選實施例中n型/p型上外延層114n/114p也為一外延sige層。但值得注意的是，n型/p型上外延層114n/114p中第二半導體材料的一濃度大于n型/p型下外延層112n/112p中第二半導體材料的濃度。此外如圖9所示，n型上/下外延層114n/112n構(gòu)成一n型外延半導體層110n，而p型上/下外延層114p/112p構(gòu)成一p型外延半導體層110p。

請繼續(xù)參閱圖9。在形成上述包含有第一半導體材料與第二半導體材料的n型/p型外延半導體層110n/110p之后，還在n型/p型外延半導體層110n/110p上形成另一外延半導體層120’。外延半導體層120’包含一厚度t4，厚度t4可以是40nm，但不限于此。值得注意的是，在本優(yōu)選實施中，外延半導體層120’僅包含第二半導體材料，故外延半導體層120’為一外延鍺層。然而，在本發(fā)明的其他實施例中，外延半導體層120’可包含第一半導體材料與第二半導體材料，例如sige。但需注意的是，外延半導體層120’中第二半導體材料的濃度以大于其下方的n型/p型上外延層114n/114p中第二半導體材料的濃度為準則。此外，外延半導體層120’也為一未摻雜外延層。也就是說，外延半導體層120’內(nèi)并未包含任何導電摻雜質(zhì)，故外延半導體層120’為一本質(zhì)鍺層或本質(zhì)硅鍺層。

請仍然參閱圖9。接下來，圖案化外延半導體層120’與n型/p型外延半導體層110n/110p，而在n型阱區(qū)100n上形成一圖案化外延結(jié)構(gòu)130’，以及在p型阱區(qū)100p上形成一圖案化外延結(jié)構(gòu)132’。此外，在本發(fā)明的其他實施例中，還可在n型阱區(qū)100n與p型阱區(qū)100p交界處或其他區(qū)域上選擇性地形成一虛置外延結(jié)構(gòu)134’，用以在后續(xù)制作工藝中改善基底表面的元件均勻度。在本優(yōu)選實施例中，圖案化外延結(jié)構(gòu)130’中未摻雜的外延鍺層120’可視為一第一部分，而n型的外延sige層110n(即n型下外延層112n與n型上外延層114n)可視為夾設于第一部分與基底100之間的一第二部分。同理，圖案化外延結(jié)構(gòu)132’中未摻雜的外延鍺層120’可視為第一部分，而p型的外延sige層110p(即p型下外延層112p與p型上外延層114p)可視為夾設于第一部分與基底100之間的一第三部分。由此可知，圖案化外延結(jié)構(gòu)130’的第二部分與圖案化外延結(jié)構(gòu)132’的第三部分具有互補的導電類型。

請仍然參閱圖9。在形成上述圖案化外延結(jié)構(gòu)130’/132’與虛置外延結(jié)構(gòu)134’之后，在基底100上依序形成一介電層140與一圖案化硬掩模150’，且圖案化硬掩模150’覆蓋n型阱區(qū)100p內(nèi)的介電層140與圖案化外延結(jié)構(gòu)130’。接下來，利用一合適的蝕刻制作工藝移除暴露的部分圖案化外延結(jié)構(gòu)132’。詳細地說，在本優(yōu)選實施例中，蝕刻制作工藝移除圖案化外延結(jié)構(gòu)132’的第一部分(即外延半導體層120’)，而在p型阱區(qū)100p上形成一凹槽152’，如圖9所示。

請參閱圖10。在完成凹槽152’之后，在凹槽152’內(nèi)形成一外延半導體層160’。外延半導體層160’可通過seg方法形成，但不限于此。此外，在進行前述seg方法之后，可還進行一平坦化制作工藝，用以移除多余的外延材料，使得外延半導體層160’填滿凹槽152’，且外延半導體層160’、介電層140與外延半導體層120’共平面。值得注意的是，在本優(yōu)選實施例中外延半導體層160’僅包含第一半導體材料，故外延半導體層160’為一外延硅層。此外，外延半導體層160’為一未摻雜外延層。也就是說，外延半導體層160’內(nèi)并未包含任何導電摻雜質(zhì)，因此外延半導體層160’為一本質(zhì)硅層。另外，外延半導體層160’具有一厚度(圖未示)，且外延半導體層160’的厚度等于凹槽152’的深度d。

請繼續(xù)參閱圖10。在完成所有外延層的制作后，進行一回蝕刻制作工藝，用以移除部分介電層140，使得部分或全部的外延半導體層160’與部分或全部的外延半導體層120’突出于介電層140的表面140s。至此，在n型阱區(qū)100n上形成一鰭片結(jié)構(gòu)170’、在p型阱區(qū)100p上形成一鰭片結(jié)構(gòu)172’、以及在基底100上形成一虛置鰭片結(jié)構(gòu)174’。如圖10所示，在本優(yōu)選實施例中，鰭片結(jié)構(gòu)170’/172’與虛置鰭片結(jié)構(gòu)174’突出于介電層140的表面140s，且具有一突出高度。如前所述，此一突出高度定義為鰭片高度hfin，在本優(yōu)選實施例中，鰭片高度hfin小于或等于外延半導體層160’的厚度，但不限于此。

接下來，可選擇性地移除虛置鰭片結(jié)構(gòu)174’。隨后，在基底100上，尤其是介電層140與鰭片結(jié)構(gòu)170’/172’上形成柵極層。如前所述，可在n型阱區(qū)100n上的鰭片結(jié)構(gòu)170’上形成一p型柵極層(圖未示)，而在p型阱區(qū)100p內(nèi)的鰭片結(jié)構(gòu)172’上形成一n型柵極層(圖未示)。隨后，如前所述可進行制作finfet元件所需的后續(xù)步驟，而在n型阱區(qū)100n上形成一p型finfet元件(圖未示)，并在p型阱區(qū)100p上形成一n型finfet元件(圖未示)。由于這些步驟完全同于第一優(yōu)選實施例，故于此不再贅述。

請繼續(xù)參閱圖10。根據(jù)本優(yōu)選實施例，形成在n型阱區(qū)100n上的鰭片結(jié)構(gòu)170’包含有未摻雜的外延半導體層120’，以及具有n型導電摻雜質(zhì)的n型外延半導體層110n。而形成在p型阱區(qū)100p上的鰭片結(jié)構(gòu)172’則包括未摻雜的外延層160’，以及具有p型導電摻雜質(zhì)的p型外延半導體層110p。如前所述，雖然n型外延半導體層110n與p型外延半導體層110p的導電型態(tài)相反，但n型外延半導體層110n與p型外延半導體層110p中的硅-鍺(即第一半導體材料-第二半導體材料)的比例完全相同。在鰭片結(jié)構(gòu)170’中，外延半導體層120’的硅濃度小于n型外延半導體層110n的硅濃度，換句話說鰭片結(jié)構(gòu)170’中外延半導體層120’的鍺濃度大于n型外延半導體層110n的鍺濃度，故外延半導體層120’對n型外延半導體層110n產(chǎn)生一壓縮應力，因此可進一步增加p型finfet元件的通道區(qū)域的載流子遷移率。此外鍺濃度介于外延半導體層120’與基底100之間的n型外延半導體層110n可作為一srb層。而在鰭片結(jié)構(gòu)172’中，外延半導體層160’的硅濃度大于p型外延半導體層110p的硅濃度，故外延半導體層160’對p型外延半導體層110p產(chǎn)生一伸張應力，因此可進一步增加n型finfet元件的通道區(qū)域的載流子遷移率。此外也可注意的是，由于n型外延半導體層110n包含有與p型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，而p型外延半導體層110p包含有與n型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，因此設置在外延半導體層120’(即通道區(qū)域形成處)下方的n型外延半導體層110n，與設置在外延半導體層160’下方的p型外延半導體層110p可分別作為一apt層，用以避免finfet元件在操作時發(fā)生鑿穿效應。

根據(jù)上述的第一優(yōu)選實施例與第二優(yōu)選實施例，可知本發(fā)明提供一種后制作介電層(sti-last)的取代鰭片(replacementfin)制作工藝，利用移除部分圖案化外延結(jié)構(gòu)，并重新形成不同的外延結(jié)構(gòu)等步驟，使得最終獲得的鰭片結(jié)構(gòu)因所包含的半導體材料濃度的不同，而獲得相對的壓縮或伸張應力。換句話說，根據(jù)本發(fā)明所提供的制作方法，獲得可提供互補導電型態(tài)元件所需的不同應力件，以及互補導電型態(tài)元件所需的通道區(qū)域。

接下來請參閱圖11至圖16，圖11至圖16為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第三優(yōu)選實施例的示意圖。首先需注意的是，在第三優(yōu)選實施例中，與第一優(yōu)選實施例相同的組成元件可包含相同的材料選擇，且可利用相同的方法完成，故本優(yōu)選實施例中與第一優(yōu)選實施例相同的組成元件的材料選擇與形成方法不再予以贅述。

如圖11所示，本優(yōu)選實施例所提供的半導體結(jié)構(gòu)的制作方法首先提供一基底200，基底200包含有一第一半導體材料例如硅。如圖11所示，基底200內(nèi)形成有一n型阱區(qū)200n與一p型阱區(qū)200p。接下來，在基底200上形成一介電層240，介電層240的制作方式可采用淺溝隔離sti的制作方法。簡單地說，首先在基底200上依序形成一墊氧化層(圖未示)與一硬掩模層(圖未示)，隨后圖案化墊氧化層與硬掩模層。圖案化的墊氧化層與硬掩模層可用以定義鰭片結(jié)構(gòu)的位置與寬度，但不限于此。接下來，利用合適的蝕刻制作工藝通過此一圖案化的墊氧化層與硬掩模層蝕刻基底200，而在基底200內(nèi)形成多個凹槽(圖未示)。隨后，在該等淺溝內(nèi)填入絕緣材料。

接下來，進行一平坦化制作工藝，用以移除多余的絕緣材料與圖案化的硬掩模層與墊氧化層，而在基底200上形成多個sti，而該等sti即為本優(yōu)選實施例中所述的介電層240。接下來，進行一干蝕刻制作工藝，用以移除sti240之間的基底200，而在sti之間，即介電層240內(nèi)形成多個溝槽242、244。值得注意的是，至少一溝槽242形成在n型阱區(qū)200n上的介電層240之內(nèi)，且至少一溝槽244形成在p型阱區(qū)200p上的介電層240之內(nèi)。在本優(yōu)選實施例中，溝槽242/244的底部可如圖11所示，與介電層240的底部共平面。另外，如圖11所示，溝槽242/244具有一寬度wfin以及一深度d1，寬度wfin可用以定義一鰭片結(jié)構(gòu)的寬度，而在本優(yōu)選實施例中溝槽242/244的深度d’可以例如是100nm至300nm，但不限于此。

此外，在本實施例的一變化型中，用以形成前述的溝槽242/244的蝕刻制作工藝可過度蝕刻(over-etching)暴露于介電層240底部的基底200，因此溝槽242/244的底部可低于介電層240的底部。在本實施例的另一變化型中，還可在基底200上任何區(qū)域內(nèi)的介電層240之內(nèi)依需要形成其他溝槽，且該等溝槽可在后續(xù)制作工藝中形成虛置外延結(jié)構(gòu)或虛置鰭片結(jié)構(gòu)。

請參閱圖12。接下來，在基底200上通過一seg方法形成一下外延層212，下外延層212包含一厚度t1，且厚度t1可以是100nm，但不限于此。下外延層212除包含前述的第一半導體材料之外，還包含一第二半導體材料，且第二半導體材料的一晶格常數(shù)不同于第一半導體材料的一晶格常數(shù)。在本優(yōu)選實施例中，第二半導體材料的晶格常數(shù)大于第一半導體材料的晶格常數(shù)。舉例來說，本優(yōu)選實施例所提供的第二半導體材料為鍺，但不限于此。因此，下外延層212為一外延sige層。此外，下外延層212中第二半導體材料的一濃度可以是20％，但不限于此。更重要的是，在本優(yōu)選實施例中，在利用seg方法形成前述的下外延層212之后，可分別通過一n型離子注入制作工藝將n型摻雜質(zhì)例如磷注入n型阱區(qū)200n上方的下外延層212內(nèi)，以及利用p型離子注入制作工藝將p型摻雜質(zhì)例如硼注入p型阱區(qū)200p上方的下外延層212內(nèi)，隨后進行適合的熱處理方法，而在n型阱區(qū)200n的上方形成一n型下外延層212n，同時在p型阱區(qū)200p的上方形成一p型下外延層212p，如圖12所示。

請仍然參閱圖12。在形成n型下外延層212n與p型下外延層212p之后，再進行一seg方法，而在n型下外延層212n與p型下外延層212p上形成一上外延層214，上外延層214包含一厚度t2，厚度t2也可為100nm，但不限于此。上外延層214也包含第一半導體材料與第二半導體材料，故上外延層214也為一外延sige層。但值得注意的是，上外延層214中第二半導體材料的一濃度大于下外延層212中第二半導體材料的濃度。舉例來說，外延層214中第二半導體材料的濃度可以是40％，但不限于此。在形成上外延層214之后，還分別通過一n型離子注入制作工藝將磷注入n型下外延層212n上方的上外延層214內(nèi)，以及一p型離子注入制作工藝將硼注入p型下外延層212p上方的上外延層214內(nèi)。并且在進行前述的n型與p型離子注入制作工藝之后進行一熱處理，而在n型下外延層212n上形成一n型上外延層214n，并在p型下外延層212p上形成一p型上外延層214p。

在本優(yōu)選實施例中，n型下外延層212n與n型上外延層214n構(gòu)成一n型外延半導體層210n，其厚度即n型上/下外延層214n/212n的厚度的和。同理，p型下外延層212p與p型上外延層214p構(gòu)成一p型外延半導體層210p，其厚度即p型上/下外延層214p/212p的厚度的和。如圖12所示，n型/p型外延半導體層210n/210p可以是一鍺濃度由下而上漸次增加，且n型/p型離子濃度也由下而上漸次增加的復合膜層。然而，熟悉該項技術(shù)的人士應知，下外延層212與上外延層214中第二半導體材料的濃度并不限于此，該濃度可依制作工藝與產(chǎn)品需要調(diào)整，只要下外延層212中第二半導體材料的一濃度小于上外延層214中第二半導體材料的濃度即可。另外，在本發(fā)明的其他實施例中，上外延層214與下外延層212之間甚至可包含一層以上的中間外延層(圖未示)，中間外延層也包含第一半導體材料與第二半導體材料，且中間外延層中第二半導體材料的濃度介于上/下外延層214/212之間。換句話說，在本發(fā)明的其他實施例中，n型/p型外延半導體層210n/210p可以是一鍺濃度由下而上逐漸增加的復合膜層。舉例來說，n型/p型外延半導體層210n/210p可以是一鍺濃度由下而上由0％逐漸提升至50％，且n型/p型離子濃度也由下而上漸次增加的復合膜層的復合膜層。

然而，根據(jù)本發(fā)明所提供的一變化型，n型/p型外延半導體層210n/210p也可以是一單一膜層(圖未示)。此一單一膜層中的鍺濃度可預定為30％，但此預定濃度可依據(jù)不同產(chǎn)品的需求于制作工藝中調(diào)整，故不限于此。單一膜層的外延半導體層包含一厚度，而厚度可以是200nm，但不限于此。如前所述，在形成此單一膜層的外延半導體層之后，還分別通過一n型離子注入制作工藝與一p型離子注入制作工藝，將具有互補型態(tài)的摻雜質(zhì)分別注入n型阱區(qū)200n與p型阱區(qū)200p上方的外延半導體層內(nèi)，隨后進行一熱處理，而n型阱區(qū)200n上形成單一膜層n型外延半導體層210n，同時在p型阱區(qū)200p上形成單一膜層p型外延半導體層210p。

請仍然參閱圖12。在形成上述包含有第一半導體材料與第二半導體材料的n型/p型外延半導體層210n/210p之后，還于n型/p型外延半導體層210n/210p上形成另一外延半導體層220，且外延半導體層220填滿溝槽242/244。外延半導體層220也可以由seg方法形成，但不限于此。外延半導體層220包含一厚度t4，厚度t4可以是40nm，但不限于此。值得注意的是，外延半導體層220僅包含第一半導體材料，故外延半導體層220為一外延硅層。此外，外延半導體層220為一未摻雜外延層。也就是說，外延半導體層220內(nèi)并未包含任何導電摻雜質(zhì)，因此外延半導體層220為本質(zhì)硅層。因此，本優(yōu)選實施例于n型阱區(qū)200n上的介電層240內(nèi)形成一外延結(jié)構(gòu)230，同時在p型阱區(qū)200p上的介電層240內(nèi)形成一外延結(jié)構(gòu)232。在本優(yōu)選實施例中，外延結(jié)構(gòu)230中未摻雜的外延硅層220可視為一第一部分，而n型的外延sige層210n(即n型下外延層212n與n型上外延層214n)可視為夾設于第一部分與基底200之間的一第二部分。同理，外延結(jié)構(gòu)232中未摻雜的外延硅層220可視為第一部分，而p型的外延sige層210p(即p型下外延層212p與p型上外延層214p)可視為夾設于第一部分與基底200之間的一第三部分。由此可知，外延結(jié)構(gòu)230的第二部分與外延結(jié)構(gòu)232的第三部分具有互補的導電類型。

接下來請參閱圖13。在介電層240形成外延結(jié)構(gòu)230/232之后，在介電層240上形成一圖案化硬掩模250，且圖案化硬掩模250覆蓋p型阱區(qū)200p上的介電層240與外延結(jié)構(gòu)232。也就是說，圖案化硬掩模250暴露出n型阱區(qū)200n上的介電層240與外延結(jié)構(gòu)230。接下來，利用一合適的蝕刻制作工藝移除部分外延結(jié)構(gòu)230。詳細地說，在本優(yōu)選實施例中，蝕刻制作工藝即用以移除外延結(jié)構(gòu)230的第一部分(即外延半導體層220)，而在n型阱區(qū)200n上形成一凹槽252，如圖13所示。凹槽252包含一深度d，凹槽252的深度d可大于或等于第一部分(即外延半導體層220)的厚度t4，且優(yōu)選為等于第一部分(即外延半導體層220)的厚度t4。

請參閱圖14。在完成凹槽252之后，在凹槽252內(nèi)形成一外延半導體層260，隨后移除圖案化硬掩模250。外延半導體層260可通過seg方法形成，但不限于此。此外，在進行前述seg方法之后，可還進行一平坦化制作工藝，用以移除多余的外延材料，使得外延半導體層260填滿凹槽252，且外延半導體層260、介電層240與外延半導體層220共平面。外延半導體層260至少包含第二半導體材料，在本優(yōu)選實施例中，第二半導體材料為鍺。在本發(fā)明的其他實施例中，外延半導體層260也可同時包含前述的第一半導體材料與第二半導體材料，即包含sige。但需注意的是，外延半導體層260中的第二半導體材料的濃度必定大于外延結(jié)構(gòu)230的第二部分210n(即n型下外延層212n與n型上外延層214n)中第二半導體材料的濃度。另外需注意的是，外延半導體層260也為一未摻雜外延層。也就是說，外延半導體層260內(nèi)并未包含任何導電摻雜質(zhì)，因此外延半導體層260為本質(zhì)硅鍺或本質(zhì)鍺層。另外，外延半導體層260具有一厚度t5，且厚度t5即等于凹槽252的深度d。

請參閱圖15。在完成所有外延層的制作后，進行一回蝕刻制作工藝，用以移除部分介電層240，使得部分或全部的外延半導體層260與部分或全部的外延半導體層220突出于介電層240的表面240s。至此，在n型阱區(qū)200n上形成一鰭片結(jié)構(gòu)270，以及在p型阱區(qū)200p上形成一鰭片結(jié)構(gòu)272。如圖15所示，在本優(yōu)選實施例中，鰭片結(jié)構(gòu)270/272突出于介電層240的表面240s，且具有一突出高度。如前所述，此一突出高度定義為鰭片高度hfin，在本優(yōu)選實施例中，鰭片高度hfin小于或等于外延半導體層260的厚度t5，但不限于此。

請參閱圖16。接下來，在基底200上，尤其是介電層240與鰭片結(jié)構(gòu)270/272上形成柵極層。在本優(yōu)選實施例中，n型阱區(qū)200n上的鰭片結(jié)構(gòu)270上形成一p型柵極層280p，而p型阱區(qū)200p上的鰭片結(jié)構(gòu)272上則形成一n型柵極層280n。p型柵極層280p包含一柵極介電層280與一p型柵極導電層284p，而n型柵極層280n則包含柵極介電層280與一n型柵極導電層284n。值得注意的是，由于柵極導電層284p/284n的導電型態(tài)與所欲形成的晶體管的導電型態(tài)相同，因此n型阱區(qū)200n中的p型柵極層280p的導電型態(tài)與鰭片結(jié)構(gòu)270中的n型外延半導體層210n的導電型態(tài)互補，而p型阱區(qū)200p中的n型柵極層280n的導電型態(tài)與鰭片結(jié)構(gòu)272中的p型外延半導體層210p的導電型態(tài)互補。如圖16所示，n型/p型柵極層280n/280p的延伸方向與鰭片結(jié)構(gòu)270/272的延伸方向垂直，且n型/p型柵極層280n/280p覆蓋部分鰭片結(jié)構(gòu)270/272的頂部與側(cè)壁。而在完成n型/p型柵極層280n/280p的制作后，可進行finfet元件所需元件的后續(xù)制作步驟，而在n型阱區(qū)200n上形成一p型finfet元件(圖未示)，并在p型阱區(qū)200p上形成一n型finfet元件(圖未示)。

請繼續(xù)參閱圖16。根據(jù)本優(yōu)選實施例，形成在n型阱區(qū)200n上的鰭片結(jié)構(gòu)270包含有未摻雜的外延半導體層260，以及具有n型導電摻雜質(zhì)的n型外延半導體層210n。而形成在p型阱區(qū)200p上的鰭片結(jié)構(gòu)272則包含有未摻雜的外延半導體層220，以及具有p型導電摻雜質(zhì)的外延半導體層210p。值得注意的是，雖然n型外延半導體層210n與p型外延半導體層210p的導電型態(tài)相反，但n型外延半導體層210n與p型外延半導體層210p中的硅-鍺(即第一半導體材料-第二半導體材料)的比例完全相同。在鰭片結(jié)構(gòu)270中，外延半導體層260的硅濃度小于n型外延半導體層210n的硅濃度。換句話說鰭片結(jié)構(gòu)270中外延半導體層260的鍺濃度大于n型外延半導體層210n的鍺濃度，故外延半導體層260對n型外延半導體層210n產(chǎn)生一壓縮應力，因此可進一步增加p型finfet元件的通道區(qū)域的載流子遷移率。此外鍺濃度介于外延半導體層260與基底200之間的n型外延半導體層210n可作為一srb層。在鰭片結(jié)構(gòu)272中，外延半導體層220的硅濃度大于p型外延半導體層210p的硅濃度，故外延半導體層220對p型外延半導體層210p產(chǎn)生一伸張應力，因此可進一步增加n型finfet元件的通道區(qū)域的載流子遷移率。此外由此可知，鰭片結(jié)構(gòu)272中外延半導體層220的硅濃度大于鰭片結(jié)構(gòu)270中外延半導體層260的硅濃度。也可注意的是，由于n型外延半導體層210n包含有與p型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，而p型外延半導體層210p包含有與n型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，因此設置在外延半導體層260/220(即通道區(qū)域形成處)下方的n型/p型外延層210n/210p可作為一apt層，用以避免finfet元件在操作時發(fā)生鑿穿效應。

請參閱圖17至圖20，圖17至圖20為本發(fā)明所提供的半導體結(jié)構(gòu)的制作方法的一第四優(yōu)選實施例的示意圖。首先需注意的是，在第四優(yōu)選實施例中，與前述第三優(yōu)選實施例相同的組成元件可包含相同的材料選擇，且可利用相同的方法完成，故本優(yōu)選實施例中，與第三優(yōu)選實施例相同的組成元件的材料選擇與形成方法不再予以贅述。且本優(yōu)選實施例中，與第三優(yōu)選實施例相同的組成元件可包含與第三優(yōu)選實施例相同的符號說明。如圖17所示，本優(yōu)選實施例所提供的半導體結(jié)構(gòu)的制作方法首先提供一基底200，基底200包含有一第一半導體材料例如硅。如圖17所示，基底200內(nèi)形成有一n型阱區(qū)200n與一p型阱區(qū)200p。接下來，在基底200上形成一介電層240，介電層240的制作方式可采用前述的sti制作方法，于此不再加以贅述。接下來，進行一干蝕刻制作工藝，用以移除sti之間的基底200，而于sti之間，即介電層240內(nèi)形成多個溝槽242、244。值得注意的是，至少一溝槽242形成在n型阱區(qū)200n上的介電層240之內(nèi)，且至少一溝槽244形成在p型阱區(qū)200p上的介電層240之內(nèi)。在本優(yōu)選實施例中，溝槽242/244的底部可如圖17所示，與介電層240的底部共平面。另外，如圖17所示，溝槽242/244具有一寬度wfin以及一深度d1，寬度wfin可用以定義一鰭片結(jié)構(gòu)的寬度，而在本優(yōu)選實施例中溝槽242/244的深度d1可以例如是100nm至300nm，但不限于此。此外如前所述，在本實施例的一變化型中，用以形成前述的溝槽242/244的蝕刻制作工藝可過度蝕刻暴露于介電層240底部的基底200，因此溝槽242/244的底部可低于介電層240的底部。

請繼續(xù)參閱圖17。接下來，可進行前述的seg方法、離子注入方法以及熱處理方法，而在溝槽242內(nèi)，尤其是n型阱區(qū)200n上方的溝槽242內(nèi)形成一n型下外延層212n，以及在p型阱區(qū)200p上方的溝槽244內(nèi)形成一p型下外延層212p。如前所述，n型/p型下外延層212n/212p包含第一半導體材料與一第二半導體材料，且第二半導體材料的一晶格常數(shù)不同于第一半導體材料的一晶格常數(shù)。在本優(yōu)選實施例中，第二半導體材料的晶格常數(shù)大于第一半導體材料的晶格常數(shù)。舉例來說，本優(yōu)選實施例所提供的第二半導體材料為鍺，但不限于此。

請仍然參閱圖17。在形成n型下外延層212n與p型下外延層212p之后，可進行前述的seg方法、離子注入方法以及熱處理方法，而在n型下外延層212n上形成一n型上外延層214n，以及在p型下外延層212p上形成一p型上外延層214p。如前所述，n型/p型上外延層214n/214p也包含第一半導體材料與第二半導體材料，故本優(yōu)選實施例中n型/p型上外延層214n/214p也為一外延sige層。但值得注意的是，n型/p型上外延層214n/214p中第二半導體材料的一濃度大于n型/p型下外延層212n/212p中第二半導體材料的濃度。此外如圖17所示，n型上/下外延層212n/212p構(gòu)成一n型外延半導體層210n，而p型上/下外延層212p/214p構(gòu)成一p型外延半導體層210p。

請仍然參閱圖17。在形成上述包含有第一半導體材料與第二半導體材料的n型/p型外延半導體層210n/210p之后，還在n型/p型外延半導體層210n/210p上形成另一外延半導體層220’，且外延半導體層220’填滿溝槽242/244。外延半導體層220’也可以由seg方法形成，但不限于此。外延半導體層220’包含一厚度t4，厚度t4可以是40nm，但不限于此。值得注意的是，在本優(yōu)選實施中，外延半導體層220’僅包含第二半導體材料，故外延半導體層220’為一外延鍺層。然而，在本發(fā)明的其他實施例中，外延半導體層220’可包含第一半導體材料與第二半導體材料，例如sige。但需注意的是，外延半導體層220’中第二半導體材料的濃度以大于其下方的n型/p型上外延層214n/214p中第二半導體材料的濃度為準則。此外，外延半導體層220’也為一未摻雜外延層。也就是說，外延半導體層220’內(nèi)并未包含任何導電摻雜質(zhì)，故外延半導體層220’為一本質(zhì)鍺層或本質(zhì)硅鍺層。因此，本優(yōu)選實施例在n型阱區(qū)200n上的介電層240內(nèi)形成一外延結(jié)構(gòu)230’，同時在p型阱區(qū)200p上的介電層240內(nèi)形成一外延結(jié)構(gòu)232’。在本優(yōu)選實施例中，外延結(jié)構(gòu)230’中未摻雜的外延鍺層220’可視為一第一部分，而n型的外延sige層210n(即n型下外延層212n與n型上外延層214n)可視為夾設于第一部分與基底200之間的一第二部分。同理，外延結(jié)構(gòu)232’中未摻雜的外延鍺層220’可視為第一部分，而p型的外延sige層210p(即p型下外延層212p與p型上外延層214p)可視為夾設于第一部分與基底200之間的一第三部分。由此可知，外延結(jié)構(gòu)230’的第二部分與外延結(jié)構(gòu)232’的第三部分具有互補的導電類型。

請參閱圖18。在形成上述外延結(jié)構(gòu)230’/232’之后，在基底200上形成一圖案化硬掩模250’，且圖案化硬掩模250’覆蓋n型阱區(qū)200n上的介電層240與外延結(jié)構(gòu)230’。接下來，利用一合適的蝕刻制作工藝移除暴露的部分外延結(jié)構(gòu)232’。詳細地說，在本優(yōu)選實施例中，蝕刻制作工藝移除外延結(jié)構(gòu)232’的第一部分(即外延半導體層220’)，而在p型阱區(qū)200n上形成一凹槽252’，如圖18所示。

請參閱圖19。在完成凹槽252’之后，在凹槽252’內(nèi)形成一外延半導體層260’，隨后移除圖案化硬掩模250’。外延半導體層260’可通過seg方法形成，但不限于此。此外，在進行前述seg方法之后，可還進行一平坦化制作工藝，用以移除多余的外延材料，使得外延半導體層260’填滿凹槽252’，且外延半導體層260’、介電層240與外延半導體層220’共平面。值得注意的是，在本優(yōu)選實施例中外延半導體層260’僅包含第一半導體材料，故外延半導體層260’為一外延硅層。此外，外延半導體層260’為一未摻雜外延層。也就是說，外延半導體層260’內(nèi)并未包含任何導電摻雜質(zhì)，因此外延半導體層260’為一本質(zhì)硅層。另外，外延半導體層260’具有一厚度t5，且厚度t5即等于凹槽252’的深度d。

請參閱圖20。在完成所有外延層的制作后，進行一回蝕刻制作工藝，用以移除部分介電層240，使得部分或全部的外延半導體層260’與外延半導體層220’突出于介電層240的表面240s。至此，在n型阱區(qū)200n上形成一鰭片結(jié)構(gòu)270’以及在p型阱區(qū)200p上形成一鰭片結(jié)構(gòu)272’。如圖20所示，在本優(yōu)選實施例中，鰭片結(jié)構(gòu)270’/272’突出于介電層240的表面240s，且具有一突出高度。如前所述，此一突出高度定義為鰭片高度hfin，在本優(yōu)選實施例中，鰭片高度hfin小于或等于外延半導體層260’的厚度t5，但不限于此。

接下來，在基底200上，尤其是介電層240與鰭片結(jié)構(gòu)270’/272’上形成柵極層。如前所述，n型阱區(qū)200n上的鰭片結(jié)構(gòu)270’上形成一p型柵極層(圖未示)，p型阱區(qū)200p上的鰭片結(jié)構(gòu)272’上則形成一n型柵極層(圖未示)。如前所述，n型柵極層包含一柵極介電層與一p型柵極導電層，而n型柵極層則包含一柵極介電層與一n型柵極導電層。隨后，可進行制作finfet元件所需的后續(xù)步驟，而在n型阱區(qū)200n上形成一p型finfet元件(圖未示)，并在p型阱區(qū)200p上形成一n型finfet元件(圖未示)。由于這些步驟完全同于第三優(yōu)選實施例，故于此不再贅述。

請繼續(xù)參閱圖20。根據(jù)本優(yōu)選實施例，形成在n型阱區(qū)200n上的鰭片結(jié)構(gòu)270’包含有未摻雜的外延半導體層260’，以及具有n型導電摻雜質(zhì)的n型外延半導體層210n。而形成在p型阱區(qū)200p上的鰭片結(jié)構(gòu)272’則包含有未摻雜的外延層220’，以及具有p型導電摻雜質(zhì)的p型外延半導體層210p。如前所述，雖然n型外延半導體層210n與p型外延半導體層210p的導電型態(tài)相反，但n型外延半導體層210n與p型外延半導體層210p中的硅-鍺(即第一半導體材料-第二半導體材料)的比例完全相同。在鰭片結(jié)構(gòu)270’中外延半導體層220’的硅濃度小于n型外延半導體層210n的硅濃度，換句話說鰭片結(jié)構(gòu)270’中外延半導體層220’的鍺濃度大于n型外延半導體層210n的鍺濃度，故外延半導體層220’對n型外延半導體層210n產(chǎn)生一壓縮應力，因此可進一步增加p型finfet元件的通道區(qū)域的載流子遷移率。此外，鍺濃度介于外延半導體層220’與基底200之間的n型外延半導體層210n可作為一srb層。而在鰭片結(jié)構(gòu)272’中，外延半導體層260’的硅濃度大于p型外延半導體層210p的硅濃度，故外延半導體層260’對p型外延半導體層210p產(chǎn)生一伸張應力，因此可進一步增加n型finfet元件的通道區(qū)域的載流子遷移率。此外也可注意的是，由于n型外延半導體層210n包含有與p型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，而p型外延半導體層210p包含有與n型finfet元件的導電型態(tài)互補的導電摻雜質(zhì)，因此設置在外延半導體層220’與260’(即通道區(qū)域形成處)下方的n型/p型外延半導體層210n/210p可分別作為一apt層，用以避免finfet元件在操作時發(fā)生鑿穿效應。

根據(jù)上述的第三優(yōu)選實施例與第四優(yōu)選實施例，可知本發(fā)明提供一種先制作介電層(stifirst)的取代鰭片制作工藝，利用移除部分圖案化外延結(jié)構(gòu)，并重新形成不同的外延結(jié)構(gòu)等步驟，使得最終獲得的鰭片結(jié)構(gòu)因所包含的半導體材料濃度的不同，而獲得相對的壓縮或伸張應力。換句話說，根據(jù)本發(fā)明所提供的制作方法，獲得可提供互補導電型態(tài)元件所需的不同應力件，以及互補導電型態(tài)元件所需的通道區(qū)域。

綜上所述，根據(jù)本發(fā)明所提供的半導體元件及其制作方法，提供一種取代鰭片制作工藝，利用移除部分第一外延結(jié)構(gòu)/第一圖案化外延結(jié)構(gòu)，并重新形成不同的外延結(jié)構(gòu)等步驟，使得最終獲得的第一鰭片結(jié)構(gòu)與第二鰭片結(jié)構(gòu)因所包含的半導體材料濃度的不同，而獲得相對的壓縮或伸張應力。換句話說，根據(jù)本發(fā)明所提供的制作方法，獲得可提供互補導電型態(tài)元件所需的不同應力件。此外，本發(fā)明所提供的半導體元件及其制作方法，可與先制作介電層(sti-first)以及后制作介電層(sti-last)等不同的制作工藝方法整合，故還具有制作工藝實用性于制作工藝彈性。且本發(fā)明所提供的制作方法還可于用以形成通道區(qū)域的外延半導體與基底之間設置用以局限插排缺陷的srb層，以及用以防止鑿穿效應發(fā)生的atp層，故可更加確保晶體管元件的性能。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。