1.一種芯片輸入引腳測(cè)試裝置，所述芯片包括至少一個(gè)待測(cè)引腳，其特征在于，所述裝置包括輸出值設(shè)置單元、模式設(shè)置單元、引腳設(shè)置單元、激勵(lì)生成單元、采樣單元、存儲(chǔ)單元、輸出單元和校驗(yàn)單元；
所述輸出值設(shè)置單元用于設(shè)置輸出預(yù)設(shè)值；
所述模式設(shè)置單元用于接收測(cè)試信號(hào)，讓芯片處于測(cè)試模式，所述引腳設(shè)置單元用于將芯片的待測(cè)引腳設(shè)置為輸入狀態(tài)；
所述激勵(lì)生成單元用于生成激勵(lì)序列，并將激勵(lì)序列傳輸至芯片的待測(cè)引腳；生成的激勵(lì)序列與輸出預(yù)設(shè)值相同，所述激勵(lì)序列包括至少一位數(shù)值，每一待測(cè)引腳對(duì)應(yīng)接收激勵(lì)序列中的一位數(shù)值；
所述模式設(shè)置單元還用于接收采樣信號(hào)，讓芯片處于采樣模式，所述采樣單元用于對(duì)每一待測(cè)引腳對(duì)應(yīng)接收的數(shù)值進(jìn)行采樣，并將采樣結(jié)果存儲(chǔ)于存儲(chǔ)單元中；
所述模式設(shè)置單元用于接收采樣輸出信號(hào)，讓芯片處于采樣輸出模式，所述輸出單元用于將存儲(chǔ)單元中存儲(chǔ)的采樣結(jié)果通過(guò)輸出引腳傳輸至校驗(yàn)單元，每一待測(cè)引腳對(duì)應(yīng)一輸出引腳，輸出引腳用于輸出一位數(shù)值；
所述校驗(yàn)單元用于判斷輸出單元輸出的數(shù)值與輸出預(yù)設(shè)值是否相同，若是則校驗(yàn)通過(guò)，否則校驗(yàn)不通過(guò)。
2.如權(quán)利要求1所述的芯片輸入引腳測(cè)試裝置，其特征在于，所述存儲(chǔ)單元為寄存器組，所述寄存器組包括多個(gè)預(yù)設(shè)順序排列的寄存器，每一寄存器用于存儲(chǔ)從一個(gè)待測(cè)引腳上采樣的數(shù)值。
3.如權(quán)利要求1或2所述的芯片輸入引腳測(cè)試裝置，其特征在于，所述激勵(lì)序列為由數(shù)值“0”或“1”組成的序列。
4.如權(quán)利要求1所述的芯片輸入引腳測(cè)試裝置，其特征在于，所述校驗(yàn)單元還用于在判定輸出單元輸出的數(shù)值與輸出預(yù)設(shè)值不相同時(shí)，標(biāo)識(shí)出輸出單元輸出的數(shù)值與輸出預(yù)設(shè)值兩者之間不同數(shù)值所在的位數(shù)。
5.如權(quán)利要求1所述的芯片輸入引腳測(cè)試裝置，其特征在于，所述芯片的數(shù)量為多個(gè)，且芯片的型號(hào)相同，所述激勵(lì)生成單元用于生成激勵(lì)序列，并將生成的激勵(lì)序列并行傳輸至相同型號(hào)的不同芯片的待測(cè)引腳。
6.一種芯片輸入引腳測(cè)試方法，所述方法應(yīng)用于芯片輸入引腳測(cè)試裝置，所述芯片包括至少一個(gè)待測(cè)引腳，其特征在于，所述裝置包括輸出值設(shè)置單元、模式設(shè)置單元、引腳設(shè)置單元、激勵(lì)生成單元、采樣單元、存儲(chǔ)單元、輸出單元和校驗(yàn)單元；所述方法包括以下步驟：
輸出值設(shè)置單元設(shè)置輸出預(yù)設(shè)值；
模式設(shè)置單元接收測(cè)試信號(hào)，讓芯片處于測(cè)試模式，引腳設(shè)置單元將芯片的待測(cè)引腳設(shè)置為輸入狀態(tài)；
激勵(lì)生成單元生成激勵(lì)序列，并將激勵(lì)序列傳輸至芯片的待測(cè)引腳；生成的激勵(lì)序列與輸出預(yù)設(shè)值相同，激勵(lì)序列包括至少一位數(shù)值，每一待測(cè)引腳對(duì)應(yīng)接收激勵(lì)序列中的一位數(shù)值；
模式設(shè)置單元接收采樣信號(hào)，讓芯片處于采樣模式，采樣單元對(duì)每一待測(cè)引腳對(duì)應(yīng)接收的數(shù)值進(jìn)行采樣，并將采樣結(jié)果存儲(chǔ)于存儲(chǔ)單元中；
模式設(shè)置單元接收采樣輸出信號(hào)，讓芯片處于采樣輸出模式，輸出單元將存儲(chǔ)單元中存儲(chǔ)的采樣結(jié)果通過(guò)輸出引腳傳輸至校驗(yàn)單元，每一待測(cè)引腳對(duì)應(yīng)一輸出引腳，輸出引腳用于輸出一位數(shù)值；
校驗(yàn)單元判斷輸出單元輸出的數(shù)值與輸出預(yù)設(shè)值是否相同，若是則校驗(yàn)通過(guò)，否則校驗(yàn)不通過(guò)。
7.如權(quán)利要求6所述的芯片輸入引腳測(cè)試方法，其特征在于，所述存儲(chǔ)單元為寄存器組，所述寄存器組包括多個(gè)預(yù)設(shè)順序排列的寄存器，每一寄存器用于存儲(chǔ)從一個(gè)待測(cè)引腳上采樣的數(shù)值。
8.如權(quán)利要求6或7所述的芯片輸入引腳測(cè)試方法，其特征在于，所述激勵(lì)序列為由數(shù)值“0”或“1”組成的序列。
9.如權(quán)利要求6所述的芯片輸入引腳測(cè)試方法，其特征在于，所述方法還包括：
校驗(yàn)單元在判定輸出單元輸出的數(shù)值與輸出預(yù)設(shè)值不相同時(shí)，標(biāo)識(shí)出輸出單元輸出的數(shù)值與輸出預(yù)設(shè)值兩者之間不同數(shù)值所在的位數(shù)。
10.如權(quán)利要求6所述的芯片輸入引腳測(cè)試方法，其特征在于，所述芯片的數(shù)量為多個(gè)，且芯片的型號(hào)相同，所述方法包括：
激勵(lì)生成單元生成激勵(lì)序列，并將生成的激勵(lì)序列并行傳輸至相同型號(hào)的不同芯片的待測(cè)引腳。