本發(fā)明大致涉及集成電路及半導體裝置領(lǐng)域，尤其涉及電荷泵裝置的形成，尤其是用以對fdsoi(全耗盡絕緣體上硅)晶體管裝置反偏壓(back-biasing)的電荷泵裝置的形成。
背景技術(shù)：
制造例如cpu(中央處理單元)、儲存裝置、asic(專用集成電路；applicationspecificintegratedcircuit)等先進集成電路需要依據(jù)特定的電路布局在給定的芯片面積上形成大量電路元件。在多種電子電路中，場效應晶體管代表一種重要類型的電路元件，其基本確定該集成電路的性能。一般來說，目前實施多種制程技術(shù)來形成場效應晶體管(fieldeffecttransistor；fet)，其中，對于許多類型的復雜電路，金屬氧化物半導體(metal-oxide-semiconductor；mos)技術(shù)因在操作速度和/或功耗和/或成本效率方面的優(yōu)越特性而成為目前最有前景的方法之一。在使用例如cmos技術(shù)制造復雜集成電路期間，在包括結(jié)晶半導體層的襯底上形成數(shù)百萬個n溝道晶體管和p溝道晶體管。
目前，作為塊體裝置的替代，fet也構(gòu)建于絕緣體上硅(silicon-on-insulator；soi)襯底上，尤其全耗盡絕緣體上硅(fullydepletedsilicon-on-insulator；fdsoi)襯底上。該fet的溝道形成于通常包括或由硅材料制成的薄半導體層中，其中，該半導體層形成于絕緣層、掩埋氧化物(buriedoxide；box)層上，該絕緣層、掩埋氧化物層形成于半導體塊體襯底上。由半導體裝置激進的尺寸縮小引起的一個嚴重問題必定是漏電流的發(fā)生。由于漏電流依賴于fet的閾值電壓，因此襯底偏壓(反偏壓(backbiasing))可降低泄漏功率。通過這種先進的技術(shù)，對襯底或適當?shù)内暹M行偏壓以提升晶體管閾值，從而降低漏電流。在p溝道m(xù)os(pmos)裝置中，晶體管的基體(body)被偏壓為高于正供應電壓vdd的電壓。在n溝道m(xù)os(nmos)裝置中，晶體管的基體被偏壓為低于負供應電壓vss的電壓。與標準單元的網(wǎng)格類似，連接單元(tapcell)的網(wǎng)格通常被用于集成電路設(shè)計中，以提供晶體管的基體偏壓。該連接單元必須在提供偏壓電壓的網(wǎng)絡(luò)與駐留于soi(尤其fdsoi)襯底的box層下方的p+/n+區(qū)之間建立電性連接。各標準單元行必須具有至少一個(基體-或阱-)連接單元。不過，設(shè)計人員通常習慣以規(guī)則間隔每一特定距離在標準單元行中布置一個連接單元。
為偏壓nmos及pmos晶體管裝置的背柵極(backgate)，需要通過電荷泵來產(chǎn)生電壓，該電荷泵是輸出vss及vout的定制塊(customblock)。圖1顯示在無需任何電感器或二極管的情況下提供dc-dc轉(zhuǎn)換的原型電路元件。這里所述的電荷泵專用于產(chǎn)生低達-vdd的電壓(其中vdd是外部供應電壓)，因而對于實現(xiàn)從-vdd至vdd的背柵極范圍是必須的。從本實施例可容易地導出延伸該范圍超過這些設(shè)置的其它電荷泵。
如圖1中所示的電路元件包括四個開關(guān)s1、s2、s3及s4，電容器c1及c2，以及二極管d，以及電壓輸入源v+及電壓輸出vout。振蕩器(圖1中未顯示)提供控制信號，從而驅(qū)動四個開關(guān)s1、s2、s3及s4的周期性開關(guān)。于操作時，在第一半周期中，閉合s1及s3將電容器c1充電至v+。在第二半周期中，s1及s3打開且s2及s4閉合。由此，c1的正端接地且負端與vout連接。然后，c1與電容c2并聯(lián)。如果c2兩端的電壓小于c1兩端的電壓，則電荷從c1流向c2，直至c2兩端的電壓達到v+的負值(在不存在負載的情況下)。通過在外部連接中作適當改變，該輸出電壓可例如為該輸入電壓的倍數(shù)或分數(shù)。
在現(xiàn)有技術(shù)中，例如，基于圖1中所示的配置實現(xiàn)的電荷泵包括平面電容器以及額外的晶體管裝置。形成于半導體裝置的soi區(qū)域中的隔離平面電容器的確需要大量空間(大間距規(guī)則)。對大空間的需求在半導體技術(shù)激進的總體縮小過程中變得越來越不利。
針對上述情形，本發(fā)明提供一種設(shè)置包括電容器的電荷泵裝置的技術(shù)，與現(xiàn)有技術(shù)相比，其對soi裝置中所覆蓋的空間面積具有較低需求。
技術(shù)實現(xiàn)要素：
下面提供本發(fā)明的簡要總結(jié)，以提供本發(fā)明的一些態(tài)樣的基本理解。本發(fā)明內(nèi)容并非詳盡概述本發(fā)明。其并非意圖識別本發(fā)明的關(guān)鍵或重要元件或劃定本發(fā)明的范圍。其唯一目的在于提供一些簡化形式的概念，作為后面所討論的更詳細說明的前序。
一般來說，本文所揭示的發(fā)明主題涉及形成包括晶體管裝置的半導體裝置，尤其是具有(mos)fet的集成電路，其包括用以反偏壓(backbiasing)該晶體管裝置的構(gòu)件。
本發(fā)明提供一種半導體裝置，該半導體裝置包括全耗盡絕緣體上硅(fullydepletedsilicon-on-insulator；fdsoi)襯底及電荷泵裝置，其中，該fdsoi襯底包括半導體塊體襯底。該電荷泵裝置包括形成于該fdsoi襯底中及上的晶體管裝置，以及形成于該半導體塊體襯底中并與該晶體管裝置電性連接的溝槽電容器。通過該連接的晶體管裝置與溝槽電容器來形成該電荷泵裝置，從而可實現(xiàn)該電荷泵裝置的小型化設(shè)計，其與現(xiàn)有技術(shù)中已知的電荷泵相比所需要的空間較少。
另外，本發(fā)明提供一種半導體裝置(尤其電荷泵裝置)，該半導體裝置具有：半導體塊體襯底，包括第一源/漏區(qū)的第一晶體管裝置，包括第二源/漏區(qū)的第二晶體管裝置，包括第一內(nèi)電容器電極及第一外電容器電極的第一溝槽電容器，以及包括第二內(nèi)電容器電極及第二外電容器電極的第二溝槽電容器。該第一內(nèi)電容器電極與該第一源/漏區(qū)連接，且該第二內(nèi)電容器電極與該第二源/漏區(qū)連接，該第一外電容器電極及該第二外電容器電極可與該半導體塊體襯底連接。
而且，本發(fā)明提供一種半導體裝置(尤其電荷泵裝置)，該半導體裝置具有：包括第一內(nèi)電容器電極及第一外電容器電極的第一溝槽電容器，包括第二內(nèi)電容器電極及第二外電容器電極的第二溝槽電容器，第一開關(guān)裝置，以及第二開關(guān)裝置。該第一內(nèi)電容器電極與該第二外電容器電極通過該第一開關(guān)裝置可相互連接，且該第一外電容器電極與該第二內(nèi)電容器電極通過該第二開關(guān)裝置可相互連接。該第一與該第二溝槽電容器通過該第一及第二開關(guān)裝置相互電性交叉耦接。該第一內(nèi)電容器電極與該第二外電容器電極之間的電性連接通過閉合該第一開關(guān)裝置建立，且該第一外電容器電極與該第二內(nèi)電容器電極之間的電性連接通過閉合該第二開關(guān)裝置建立。該第一開關(guān)裝置可包括或由晶體管裝置組成，且該第二溝槽電容器可包括或由另一個晶體管裝置組成，其中，尤其，該些晶體管裝置可共用共柵極電極(多晶線)。
而且，本發(fā)明提供一種制造半導體裝置(尤其電荷泵裝置)的方法，該方法包括步驟：提供半導體襯底，該半導體襯底包括半導體塊體襯底、形成于該半導體塊體襯底上的掩埋氧化物層以及形成于該掩埋氧化物層上的半導體層；在該半導體襯底中及上方形成第一晶體管裝置及第二晶體管裝置；以及至少部分地在該半導體襯底中形成第一及第二溝槽電容器。形成該第一晶體管裝置包括在該半導體層上形成第一抬升式源/漏區(qū)且形成該第二晶體管裝置包括在該半導體層上形成第二源/漏區(qū)，以及形成該第一溝槽電容器包括形成與該第一源/漏區(qū)接觸的第一內(nèi)電容器電極以及至少部分位于該半導體襯底中的第一外電容器電極，且形成該第二溝槽電容器包括形成與該第二源/漏區(qū)接觸的第二內(nèi)電容器電極以及至少部分位于該半導體襯底中的第二外電容器電極。
附圖說明
結(jié)合附圖參照下面的說明可理解本發(fā)明，這些附圖中類似的附圖標記識別類似的元件，以及其中：
圖1顯示依據(jù)現(xiàn)有技術(shù)可用于電荷泵中的基本電路元件；
圖2顯示依據(jù)本發(fā)明的一個例子的電荷泵配置；
圖3a至3d顯示實現(xiàn)與圖2中所示的配置類似的配置的半導體裝置的例子；
圖4a至4f顯示依據(jù)本發(fā)明的一個例子制造半導體裝置的流程；以及
圖5a至5e顯示形成于示例半導體裝置的晶圓塊體與抬升式源/漏區(qū)之間的電性接觸的例子。
盡管本文所揭示的發(fā)明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發(fā)明主題的特定實施例，并在此進行詳細說明。不過，應當理解，本文對特定實施例的說明并非意圖將本發(fā)明限于所揭示的特定形式，相反，意圖涵蓋落入由所附權(quán)利要求定義的本發(fā)明的精神及范圍內(nèi)的所有修改、等同及替代。
具體實施方式
下面說明本發(fā)明的各種示例實施例。出于清楚目的，不是實際實施中的全部特征都在本說明書中進行說明。當然，應當了解，在任意此類實際實施例的開發(fā)中，必須作大量的特定實施決定以實現(xiàn)開發(fā)者的特定目標，例如符合與系統(tǒng)相關(guān)及與商業(yè)相關(guān)的約束條件，該些決定將因不同實施而異。而且，應當了解，此類開發(fā)努力可能復雜而耗時，但其仍然是本領(lǐng)域的普通技術(shù)人員借助本發(fā)明所執(zhí)行的常規(guī)程序。
下面的實施例經(jīng)充分詳細說明以使本領(lǐng)域的技術(shù)人員能夠使用本發(fā)明。應當理解，基于本發(fā)明，其它實施例將顯而易見，并可作系統(tǒng)、結(jié)構(gòu)、制程或機械的改變而不背離本發(fā)明的范圍。在下面的說明中，給出具體標號的細節(jié)以供充分理解本發(fā)明。不過，顯而易見的是，本發(fā)明的實施例可在不具有該些特定細節(jié)的情況下實施。為避免模糊本發(fā)明，一些已知的電路、系統(tǒng)配置、結(jié)構(gòu)配置以及制程步驟未作詳細揭示。
現(xiàn)在將參照附圖來說明本發(fā)明。附圖中示意各種結(jié)構(gòu)、系統(tǒng)及裝置僅是出于解釋目的以及避免使本發(fā)明與本領(lǐng)域技術(shù)人員已知的細節(jié)混淆，但仍包括該些附圖以說明并解釋本發(fā)明的示例。本文中所使用的詞語和詞組的意思應當被理解并解釋為與相關(guān)領(lǐng)域技術(shù)人員對這些詞語及詞組的理解一致。本文中的術(shù)語或詞組的連貫使用并不意圖暗含特別的定義，亦即與本領(lǐng)域技術(shù)人員所理解的通常慣用意思不同的定義。若術(shù)語或詞組意圖具有特定意思，亦即不同于本領(lǐng)域技術(shù)人員所理解的意思，則此類特別定義會以直接明確地提供該術(shù)語或詞組的特定定義的定義方式明確表示于說明書中。
在完整閱讀本申請以后，本領(lǐng)域的技術(shù)人員很容易了解，本方法可應用于各種技術(shù)，例如nmos、pmos、cmos等，并很容易應用于各種裝置，包括但不限于邏輯裝置、sram裝置等，尤其是在用以制造集成電路(ic)的fdsoi技術(shù)的背景下。一般來說，本文中說明其中可形成反(襯底)偏壓n溝道晶體管和/或p溝道晶體管的制造技術(shù)及半導體裝置。該制造技術(shù)可集成于cmos制程中。本文中所述的技術(shù)及工藝可用以制造mos集成電路裝置，包括nmos集成電路裝置、pmos集成電路裝置，以及cmos集成電路裝置。尤其，本文中所述的制程步驟與形成集成電路(包括平面式及非平面式集成電路)的柵極結(jié)構(gòu)的任意半導體裝置制程結(jié)合使用。盡管術(shù)語“mos”通常是指具有金屬柵極電極及氧化物柵極絕緣體的裝置，但該術(shù)語在全文中用以指包括位于半導體塊體襯底上方的柵極絕緣體(無論是氧化物還是其它絕緣體)上方的導電柵極電極(無論是金屬還是其它導電材料)的任意半導體裝置。
一般來說，本發(fā)明提供包括溝槽電容器的電荷泵裝置，其尤其適于動態(tài)反偏壓晶體管裝置，例如動態(tài)反偏壓fdsoi(mos)fet。
圖2顯示依據(jù)本發(fā)明的一個例子的電荷泵配置10。電荷泵配置10包括具有內(nèi)電極11a及外電極11b的第一溝槽電容器11，以及具有內(nèi)電極12a及外電極12b的第二溝槽電容器12。另外，電荷泵配置10包括第一開關(guān)13、第二開關(guān)14、第三開關(guān)15以及第四開關(guān)16。全部四個開關(guān)13、14、15及16都可通過晶體管裝置實現(xiàn)。第三及第四(晶體管)開關(guān)15及16可通過共柵極電極17耦接。第一開關(guān)13提供與vdd的電性連接且第二開關(guān)14提供與地的電性連接。第三開關(guān)15提供第一溝槽電容器11的內(nèi)電極11a與第二溝槽電容器12的外電極12b的電性連接，且第四開關(guān)16提供第一溝槽電容器11的外電極11b與第二溝槽電容器12的內(nèi)電極12a的電性連接。換句話說，第一及第二溝槽電容器11及12的內(nèi)外電極11a、11b、12a及12b通過第三及第四開關(guān)15及16而彼此交叉耦接。于操作時，可控制開關(guān)13、14、15及16以獲得例如-vdd的輸出電壓vout。
圖3a至3d中顯示實現(xiàn)圖2中所示的配置的半導體裝置100的例子。圖3a顯示半導體裝置100的頂視圖，且圖3b、3c及3d顯示半導體裝置100的剖視圖。半導體裝置100包括分別形成于第一半導體層23及第二半導體層35上及中的第一晶體管開關(guān)(開關(guān)晶體管)21及第二晶體管開關(guān)(開關(guān)晶體管)22。第一半導體層23及第二半導體層35提供晶體管開關(guān)21及22的溝道區(qū)。要注意的是，半導體層23和/或半導體層35可分別在晶體管開關(guān)21及22的溝道區(qū)中包括嵌埋sige材料。晶體管開關(guān)21及22共用共柵極(多晶線)24。可設(shè)置位于晶體管開關(guān)21及22的柵極24的側(cè)壁處的側(cè)間隙壁，例如多層側(cè)間隙壁，以及位于柵極24與主動半導體層22及35之間的柵極介電質(zhì)(出于簡化而未顯示)。
而且，半導體層100包括第一電容器25及第二電容器26。第一電容器25的內(nèi)電極27與第一開關(guān)晶體管21的(抬升式)源或漏區(qū)28電性連接，且第二電容器26的外電極29與晶圓塊體30電性連接。類似地，第一電容器25的外電極31與晶圓塊體30電性連接，且第二電容器26的內(nèi)電極32與第二開關(guān)晶體管22的(抬升式)源或漏區(qū)33電性連接。該整個結(jié)構(gòu)通過隔離區(qū)40(例如包括形成于該晶圓中的淺溝槽隔離(shallowtrenchisolation；sti))與其它裝置隔離。尤其，半導體裝置100可為具有形成于掩埋氧化物層34上的全耗盡半導體層35的fdsoi裝置。掩埋氧化物層34可由與隔離區(qū)40相同的材料制成，例如二氧化硅。第一及第二電容器25及26的內(nèi)電極27、32與外電極29、31分別通過電容器介電層36及37而相互隔離。
而且，在晶圓塊體30與第一開關(guān)晶體管21及第二開關(guān)晶體管22的源/漏區(qū)28、33之間形成電性接觸50。下面參照圖5a至5c詳細說明該些接觸。由于接觸50，第二電容器26的外電極29得以與第一晶體管開關(guān)21的源/漏區(qū)33電性連接，且第一電容器25的外電極31得以與第二晶體管開關(guān)22的源/漏區(qū)28電性連接?？傊?，電容器25與26通過第一及第二晶體管開關(guān)21及22交叉耦接(也參見圖2)。
依據(jù)圖2及3a至3d中所示的例子，可設(shè)置電荷泵，其包括通過共用共控制柵極的晶體管開關(guān)交叉耦接的溝槽電容器。通過所提供的配置，電荷泵裝置所占據(jù)的soi晶圓中的空間面積與傳統(tǒng)技術(shù)相比可顯著降低。
圖4a至4f中顯示依據(jù)本發(fā)明制造包括電荷泵的半導體裝置的流程。例如，通過此流程可形成與圖3a至3c中所示的半導體裝置100類似的半導體裝置。圖4a顯示處于一個制造階段中的半導體裝置100，其中，該半導體裝置包括半導體塊體襯底101以及形成于半導體塊體襯底101上方的半導體層102。塊體半導體襯底101可為硅襯底，尤其單晶硅襯底。在半導體塊體襯底101中可注入n阱和/或p阱區(qū)。也可使用其它材料來形成該半導體襯底，例如鍺、硅鍺、磷酸鎵、砷化鎵等。半導體層102可由任意適當?shù)陌雽w材料組成，例如硅、硅/鍺、硅/碳、其它ii-vi或iii-v族半導體化合物以及類似物。半導體層102可具有適于形成全耗盡場效應晶體管的厚度，例如在約5至8納米范圍內(nèi)的厚度。尤其，半導體層102可包括嵌埋式應變誘發(fā)或應變材料，例如sige材料，以在fet的溝道區(qū)中誘發(fā)應變。
在半導體層102上方形成fet的柵極電極103。在柵極電極103與半導體層102之間可形成柵極介電質(zhì)(未顯示)。柵極電極層103可包括金屬柵極。該金屬柵極的材料可依賴于將要形成的該晶體管裝置是p溝道晶體管還是n溝道晶體管。在該晶體管裝置為n溝道晶體管的實施例中，該金屬可包括la、lan或tin。在該晶體管裝置為p溝道晶體管的實施例中，該金屬可包括al、aln或tin。該金屬柵極可包括功函數(shù)調(diào)整材料，例如tin。尤其，該金屬柵極可包括包括適當過渡金屬氮化物的功函數(shù)調(diào)整材料，例如周期表中第4-6族的那些，包括例如氮化鈦(tin)、氮化鉭(tan)、氮化鋁鈦(tialn)、氮化鋁鉭(taaln)、氮化鈮(nbn)、氮化釩(vn)、氮化鎢(wn)以及類似物，具有約1至60納米的厚度。而且，通過添加雜質(zhì)例如al、c或f可調(diào)整該金屬柵極的有效功函數(shù)。此外，金屬電極層103可包括位于該金屬柵極的頂部的多晶硅柵極。在柵極電極103的側(cè)壁可形成例如包括二氧化硅和/或氮化硅的側(cè)間隙壁(未顯示)。
在半導體層102上形成抬升式源/漏區(qū)104。抬升式源/漏區(qū)104的形成可包括在半導體層102上外延生長半導體材料，以及在該外延生長之后或期間對該半導體材料適當摻雜。應當注意，可阻止抬升式源/漏區(qū)104的材料在半導體層102被移除的區(qū)域中的半導體塊體襯底101的表面上的外延生長(見圖4a的右側(cè))，以可靠地避免將要構(gòu)建的電容器短路(另見下面的說明)。
在抬升式源/漏區(qū)104上可形成例如由nisi組成的硅化物層105。為此目的，可在抬升式源/漏區(qū)104上沉積金屬層并可執(zhí)行退火制程以啟動該金屬層的金屬與抬升式源/漏區(qū)104的半導體材料之間的化學反應。已知該硅化制程改進抬升式源/漏區(qū)104的電性接觸。在所示例子中，硅化物層105也形成于半導體塊體襯底101的部分上。原則上，它也可形成于柵極電極103的頂部上。
而且，半導體裝置100包括隔離結(jié)構(gòu)106，該隔離結(jié)構(gòu)包括淺溝槽隔離(sti)107。掩埋氧化物層108也有助于隔離結(jié)構(gòu)106，該隔離結(jié)構(gòu)在所有所示區(qū)域中可由相同材料例如二氧化硅形成。掩埋氧化物層108可包括介電材料，例如二氧化硅，且可為具有約10至20納米范圍內(nèi)的厚度的超薄掩埋氧化物(ultra-thinburiedoxide；ut-box)。半導體塊體襯底101、掩埋氧化物層108以及半導體層102可構(gòu)成fdsoi襯底。
例如，可提供包括半導體塊體襯底101、掩埋氧化物層108以及半導體層102的(fd)soi晶圓，在該(fd)soi晶圓上方可形成柵極電極103，抬升式源/漏區(qū)104及硅化物層105以及sti107可通過蝕刻溝槽進入該半導體層102、box層108以及半導體塊體襯底101并用介電材料填充該溝槽來形成，隨后，在整個配置上方沉積隔離層并拋光，以形成隔離結(jié)構(gòu)106。
如圖4b中所示，在圖4a中所示的配置上方(例如在隔離結(jié)構(gòu)106上)形成硬掩膜110，例如氮化物掩膜。在硬掩膜110上形成光阻層111，以通過光刻圖案化該硬掩膜，也就是，例如通過蝕刻移除透過光阻層111的開口暴露的硬掩膜110的材料，并通過使用圖案化硬掩膜110作為蝕刻掩膜在該結(jié)構(gòu)中蝕刻溝槽120，如圖4c中所示。
圖4c顯示移除圖案化硬掩膜110及光阻層111以后的半導體裝置100。硬掩膜110經(jīng)圖案化以形成穿過隔離結(jié)構(gòu)106而不接觸抬升式源/漏區(qū)104的右側(cè)溝槽120并部分形成穿過抬升式源/漏區(qū)104的左側(cè)溝槽120。形成該右側(cè)溝槽120以使其右側(cè)壁與形成于半導體塊體襯底101上的硅化物層105接觸。
圖4d顯示處于進一步發(fā)展的制造階段中的半導體裝置100。在圖4c中所示的溝槽120內(nèi)形成外電容器電極層130，例如包括或由金屬材料組成的層。例如，沉積tin材料來形成外電容器電極層130。在形成外電容器電極層130以后，在溝槽中填充偽材料140，凹入該填充溝槽至約掩埋氧化物層108的高度，以及移除外電容器電極層130的多余材料，從而獲得如圖4d中所示的半導體裝置100。
在移除外電容器電極層130的多余材料以后，移除偽材料140。在移除偽材料140以后，在外電容器電極層130上形成電容器介電層(節(jié)點)150，在電容器介電層150上形成內(nèi)電容器電極層160(例如金屬層)，以及在凹入至掩埋氧化層108的上表面并移除電容器介電層150的多余材料以后，形成處于如圖4e中所示的制造階段中的半導體裝置100。電容器介電層150可由具有高于二氧化硅的介電常數(shù)的高k材料形成，例如k>3或5。外電容器電極層130及內(nèi)電容器電極層160都與半導體層102隔離。該右側(cè)電容器結(jié)構(gòu)的外電容器電極層130與形成于半導體塊體襯底101上的硅化物層105接觸，該硅化物層可表示用以反偏壓晶體管裝置的連接單元(tapcell)的阱連接接觸(welltapcontact)。
在移除電容器介電層150的多余材料以后，沉積內(nèi)電容器電極160的額外材料(或者不同的含金屬材料)，以延伸內(nèi)電容器電極160，使其與抬升式源/漏區(qū)104以及形成于源/漏區(qū)104上的硅化物層105接觸，如圖4f中所示。由于在內(nèi)電容器電極160與抬升式源/漏區(qū)104之間形成直接(電性)接觸，因此無須形成現(xiàn)有技術(shù)的電荷泵裝置中所必須的額外金屬橋。與傳統(tǒng)形成的電荷泵裝置相比，以溝槽電容器的形式實現(xiàn)電容器可節(jié)約空間。
如上面參照圖2所述，在示例電荷泵配置的晶圓塊體30與第一開關(guān)晶體管21及第二開關(guān)晶體管22的源/漏區(qū)28、33之間形成電性接觸50。此類接觸必須例如在圖4a至4f中所示的半導體塊體襯底101的表面上所形成的硅化物層105與抬升式源/漏區(qū)104之間形成。
圖5a至5e顯示實現(xiàn)這些電性接觸(例如圖2中所示的電性接觸50)的例子。圖5a顯示包括soi襯底200的配置，該soi襯底包括半導體塊體襯底210、形成于半導體塊體襯底210上的掩埋氧化物層220、以及形成于掩埋氧化物層220上的半導體層225。在半導體層225上形成抬升式源/漏區(qū)230。在抬升式源/漏區(qū)230上以及在半導體塊體襯底210的暴露表面上設(shè)置通過等離子體增強型原子沉積形成的硅化物層240及可選氮化物層250。soi襯底200與移除掩埋氧化層220及半導體層230的半導體塊體襯底210的區(qū)域通過隔離層260相互隔開。隔離層260可為sti的部分。在等離子體增強型氮化物層250上形成另一個隔離層270。例如，可如上參照圖4a所述選擇該些不同層的材料(同樣適用于下面參照圖5b至5e所述的例子)。尤其，半導體塊體襯底210、半導體層225以及抬升式源/漏區(qū)230可包括硅，隔離層220、260、270可包括二氧化硅，以及硅化物層240可包括nisi。
在圖5a中所示的例子中，半導體塊體襯底210的暴露表面上所形成的硅化物層240與抬升式源/漏區(qū)230上所形成的硅化物層240之間的接觸通過矩形接觸(carec)280形成。例如，在打開隔離層270并部分移除等離子體增強型氮化物層250以暴露分別形成于抬升式源/漏區(qū)230及半導體塊體襯底210上的硅化物層240的部分以后，可通過沉積含金屬材料來形成carec280。圖5b顯示一個替代版本，其中，半導體塊體襯底210與抬升式源/漏區(qū)230之間的電性接觸通過兩個規(guī)則接觸284設(shè)置，該兩個規(guī)則接觸通過形成于上方金屬化層例如第一金屬化(互連)層中的導電結(jié)構(gòu)288相互電性連接。
圖5c及5d顯示替代例子，其中，半導體塊體襯底210與抬升式源/漏區(qū)230之間的電性接觸透過單個規(guī)則接觸286設(shè)置。圖5c及5d分別顯示包括soi襯底200的配置，該soi襯底包括半導體塊體襯底210、形成于半導體塊體襯底210上的掩埋氧化物層220、以及形成于掩埋氧化物層220上的半導體層225。在半導體層225上形成抬升式源/漏區(qū)230。在抬升式源/漏區(qū)230上以及半導體塊體襯底210的暴露表面上設(shè)置硅化物層240及氮化物層250。例如，氮化物層250可為通過原子層沉積形成的tin層或通過等離子體增強型化學氣相沉積形成的si3n4。在氮化物層250上方形成隔離層270。在圖5c中所示的例子中，穿過隔離層270、等離子體增強型氮化物層250、半導體層225以及掩埋氧化物層220形成規(guī)則接觸286。
而且，形成與硅化物層240接觸的規(guī)則接觸286，該接觸的一部分形成于掩埋氧化物層220及半導體層225的側(cè)表面上。硅化抬升源/漏區(qū)230與半導體塊體襯底210的硅化表面之間的電性接觸通過經(jīng)由硅化物層240及等離子體增強型氮化物層250的接觸286實現(xiàn)。其同樣適用于圖5d中所示的例子，其中，接觸286部分形成于soi襯底200的側(cè)壁上、抬升式源/漏區(qū)230上所形成的硅化物層240的表面上，以及部分形成于半導體塊體襯底210的表面上所形成的硅化物層240的表面上。
圖5e顯示一個替代例子，其中，在沒有額外接觸元件的情況下設(shè)置半導體塊體襯底210與抬升式源/漏區(qū)230之間的電性接觸。此例子與前面例子的基本不同之處在于在半導體塊體襯底210的表面上形成表示接觸元件的額外部分源/漏區(qū)235并在額外部分源/漏區(qū)235上設(shè)置例如通過等離子體增強型原子沉積形成的硅化物層240及可選氮化物層250。換句話說，在此情況下的電性接觸通過在抬升式源/漏區(qū)230、額外部分源/漏區(qū)235及半導體塊體襯底210上方連續(xù)形成的硅化物層240及可選氮化物層250來設(shè)置。
由于本領(lǐng)域的技術(shù)人員借助這里的教導可以很容易地以不同但等同的方式修改并實施本發(fā)明，因此上面所揭示的特定實施例僅為示例性質(zhì)。例如，可以不同的順序執(zhí)行上述制程步驟。而且，本發(fā)明不限于本文所示架構(gòu)或設(shè)計的細節(jié)，而是如下面的權(quán)利要求所述。因此，顯然，可對上面揭示的特定實施例進行修改或變更，且所有此類變更落入本發(fā)明的范圍及精神內(nèi)。要注意的是，用于說明本說明書以及所附權(quán)利要求中的各種制程或結(jié)構(gòu)的“第一”、“第二”、“第三”或者“第四”等術(shù)語的使用僅用作此類步驟/結(jié)構(gòu)的快捷參考，并不一定意味著按排列順序執(zhí)行/形成此類步驟/結(jié)構(gòu)。當然，依據(jù)準確的權(quán)利要求語言，可能要求或者不要求此類制程的排列順序。因此，下面的權(quán)利要求規(guī)定本發(fā)明的保護范圍。