本發(fā)明公開了一種半導體器件，更具體地說本發(fā)明涉及(但不僅限于)具有吸收電路的功率晶體管。

背景技術(shù)：

功率晶體管常被運用于不同的高功耗場合，比如開關(guān)電源、直流-直流開關(guān)變換器等。在一個直流-直流開關(guān)變換器中，通過控制功率晶體管的導通和關(guān)斷，將輸入電壓轉(zhuǎn)換為輸出電壓。直流-直流開關(guān)變換器中高側(cè)功率晶體管和低側(cè)功率晶體管之間路徑的寄生電感和輸入電容將組成一個諧振回路。伴隨高側(cè)功率晶體管和低側(cè)功率晶體管的導通和關(guān)斷，諧振回路將進行振蕩，進而導致高頻電磁干擾以及高側(cè)功率晶體管和低側(cè)功率晶體管之間公共節(jié)點的電壓過沖出現(xiàn)尖峰。尖峰電壓會瞬間損壞功率晶體管，因此，常需要在功率晶體管的漏源兩級連接吸收電路吸收諧振回路中存在的尖峰電壓。

如圖1所示的同步整流降壓變換器50，其包括由多個高側(cè)mos單元(hs1、hs2、……、hsn)組成的高側(cè)功率晶體管和由多個低側(cè)mos單元(ls1、ls2、……、lsn)組成的低側(cè)功率晶體管。通過控制高側(cè)功率晶體管和低側(cè)功率晶體管的導通和關(guān)斷，將輸入電壓vin轉(zhuǎn)換為輸出電壓vout。同步整流降壓變換器50還包括輸入電容cin，高側(cè)功率晶體管和低側(cè)功率晶體管之間路徑上的寄生電感l(wèi)r和輸入電容cin將組成諧振回路。當高側(cè)功率晶體管和低側(cè)功率晶體管導通和關(guān)斷時，諧振回路將進行振蕩，并在節(jié)點sw處產(chǎn)生尖峰電壓。在圖1中，同步整流降壓變換器50中還包括多個與每個低側(cè)功率單元(ls1、ls2、……或lsn)并聯(lián)的吸收電路106，以吸收節(jié)點sw處的尖峰電壓。

在現(xiàn)有的一些功率晶體管結(jié)構(gòu)中，常將吸收電路集成在功率晶體管中，通常是在功率管的漂移區(qū)頂面淀積氧化物和多晶硅形成吸收電路。但是，由于吸收電容和功率管輸出電容比的限制，吸收電路能夠吸收的尖峰電壓值有限。本申請?zhí)岢隽艘环N新的具有集成的吸收電路的功率晶體管器件。

技術(shù)實現(xiàn)要素：

本發(fā)明申請的目的在于解決現(xiàn)有技術(shù)的上述技術(shù)問題，提出一種橫向金屬氧化物半導體器件，具有元胞區(qū)，所述元胞區(qū)包括：具有第一摻雜類型的半導體初始層；具有第一摻雜類型的漏區(qū)，位于半導體初始層內(nèi)；具有第二摻雜類型的體區(qū)，形成于半導體初始層內(nèi)，位于漏區(qū)旁邊；平面柵區(qū)，形成于體區(qū)之上；具有第一摻雜類型的源區(qū)，形成于體區(qū)內(nèi)，其中，體區(qū)將漏區(qū)和源區(qū)隔開；以及第一偽溝槽柵，自半導體器件頂面垂直向下延伸穿過體區(qū)進入半導體初始層，其中，體區(qū)將第一偽溝槽柵和源區(qū)隔開，使第一偽溝槽柵和源區(qū)不發(fā)生接觸或臨近。

本發(fā)明申請還提出一種垂直金屬氧化物半導體器件，包括：具有第一摻雜類型的半導體初始層，作為漏區(qū)；具有第一摻雜類型的漂移區(qū)，形成在半導體初始層之上；具有第二摻雜類型的體區(qū)，靠近漂移區(qū)頂面形成；具有第一摻雜類型的源區(qū)，形成在體區(qū)之上；柵區(qū)，自半導體器件頂面垂直向下延伸穿過體區(qū)進入漂移區(qū)；以及第一偽溝槽柵，自半導體器件頂面垂直向下延伸穿過體區(qū)進入漂移區(qū)，其中，體區(qū)將第一偽溝槽柵和源區(qū)隔開，使第一偽溝槽柵和源區(qū)不發(fā)生接觸或臨近。

本發(fā)明申請還提出一種制作橫向金屬氧化物半導體器件的方法，包括形成元胞區(qū)，形成元胞區(qū)包括：提供具有第一摻雜類型的半導體初始層；在半導體初始層內(nèi)形成第一偽溝槽柵；在半導體初始層內(nèi)形成具有第二摻雜類型的體區(qū)，其中，第一偽溝槽柵自半導體器件頂面垂直向下延伸穿過體區(qū)進入半導體初始層；在體區(qū)之上形成柵區(qū)；在半導體初始層內(nèi)形成具有第一摻雜類型的漏區(qū)；以及在體區(qū)內(nèi)形成具有第一摻雜類型的源區(qū)，其中，形成源區(qū)時，由體區(qū)將源區(qū)和第一偽溝槽柵隔開，使源區(qū)與第一偽溝槽柵不發(fā)生接觸或臨近。

本發(fā)明申請還提出一種制作垂直金屬氧化物半導體器件的方法，包括形成元胞區(qū)，形成元胞區(qū)包括：提供具有第一摻雜類型的半導體初始層，作為漏區(qū)；在半導體初始層上形成具有第一摻雜類型的漂移區(qū)；在漂移區(qū)內(nèi)形成溝槽柵區(qū)和第一偽溝槽柵；在漂移區(qū)內(nèi)形成具有第二摻雜類型的體區(qū)，其中，溝槽柵區(qū)和第一偽溝槽柵自器件頂面向下垂直延伸穿過體區(qū)進入漂移區(qū)；以及在體區(qū)內(nèi)形成具有第一摻雜類型的源區(qū)，其中，形成源區(qū)時，由體區(qū)將源區(qū)和第一偽溝槽柵隔開，使源區(qū)與第一偽溝槽柵不發(fā)生接觸或臨近。

附圖說明

附圖作為說明書的一部分，對本發(fā)明實施例進行說明，并與實施例一起對本發(fā)明的原理進行解釋。為了更好地理解本發(fā)明，將根據(jù)以下附圖對本發(fā)明進行詳細描述。

圖1所示為一同步整流降壓變換器50的電路示意圖。

圖2所示為根據(jù)本發(fā)明一個實施例的橫向雙擴散金屬氧化物半導體器件100的截面示意圖。

圖3所示為圖1中每組高側(cè)mos單元和低側(cè)mos單元流過的電壓和電流值的仿真圖。

圖4所示為在第一低側(cè)mos單元并聯(lián)多個吸收電路的同步整流降壓變換器300的電路示意圖。

圖5所示為根據(jù)本發(fā)明又一個實施例的橫向雙擴散金屬氧化物半導體器件400的截面示意圖。

圖6-10所示為根據(jù)本發(fā)明實施例，制作橫向雙擴散金屬氧化物半導體器件400的工藝步驟截面圖。

圖11所示為根據(jù)本發(fā)明一個實施例的垂直雙擴散金屬氧化物半導體器件500的截面示意圖。

圖12所示為根據(jù)本發(fā)明另一個實施例的垂直雙擴散金屬氧化物半導體器件600的截面示意圖。

圖13-15所示為根據(jù)本發(fā)明實施例，制作垂直雙擴散金屬氧化物半導體器件600的工藝步驟截面圖。

在不同的附圖中，相同的參數(shù)符號代表相同的器件，同時應(yīng)了解，這些附圖并不是完全按比例繪制的。

具體實施方式

將在下文中結(jié)合附圖示出的例子對本發(fā)明的優(yōu)選實施例進行詳細描述。雖然本發(fā)明結(jié)合實施例進行闡述，但應(yīng)理解為這并非意指將本發(fā)明限定于這些實施例中，相反，本發(fā)明意在涵蓋由所附權(quán)利要求所界定的本發(fā)明精神和范圍內(nèi)所定義的各種可選項、可修改項和等同項。此外，為了更好的理解本發(fā)明，在公開說明書中，闡述了大量具體的細節(jié)，比如材料、工藝步驟、結(jié)構(gòu)等。然而，本技術(shù)的領(lǐng)域的普通技術(shù)人員應(yīng)該理解，沒有這些具體的細節(jié)，本發(fā)明依然可以實施。在其他的一些實施例中，為了便于凸顯本發(fā)明的主旨，對于大家熟知的技術(shù)未作詳細的描述，如掩膜步驟、金屬內(nèi)部連接和電極等。

圖2所示為根據(jù)本發(fā)明一個實施例的集成吸收電路的橫向雙擴散金屬氧化物半導體(laterallydiffusedmetaloxidesemiconductor，ldmos)100的截面示意圖。如圖2所示，ldmos100包括具有第一摻雜類型(例如n型)的半導體初始層102，形成于襯底101上。在圖2所示實施例中，半導體初始層102被示意為具有第一摻雜類型(例如n型)的阱區(qū)，襯底101被示意為具有第二摻雜類型(例如p型)的襯底。在其他實施例中，根據(jù)不同的工藝，半導體初始層102也可以被示意為具有第一摻雜類型(例如n-)的外延層，襯底101則被示意為具有第一摻雜類型(例如n型)的襯底等。具有第一摻雜類型(例如n+)的漏區(qū)13位于阱102中的漂移區(qū)103內(nèi)。具有第二摻雜類型(例如p型)的體區(qū)104形成于阱區(qū)102中，并位于漏區(qū)13的旁邊。平面柵區(qū)形成于體區(qū)104上，其中，柵極導電材料17(例如，摻雜多晶硅)形成于柵極氧化物16上。具有第一摻雜類型(例如n型)的源區(qū)11形成于體區(qū)104中，體區(qū)104將源區(qū)11和漏區(qū)13隔開。具有第二摻雜類型(例如p+)的體接觸區(qū)12位于體區(qū)104中，用于將源區(qū)11和漏區(qū)13隔開。漏極金屬18電連接至漏區(qū)13，并通過金屬線引出漏極d用于將漏區(qū)13連接至外部電路。源極金屬19電連接至源區(qū)11和體接觸區(qū)12，將源區(qū)11和體接觸區(qū)12短接，并通過金屬線引出源極s用于將源區(qū)11連接至外部電路。層間電介質(zhì)105(例如，二氧化硅)用于將漏區(qū)13與源區(qū)11和體接觸區(qū)12電絕緣。柵區(qū)導電材料(例如，摻雜多晶硅)17通過金屬線引出柵極g用于將柵區(qū)導電材料連接至外部電路。當在柵區(qū)導電材料17上施加一定電壓后，柵極氧化物16下方的體區(qū)104將形成反型層(即導電溝道)，用于將源區(qū)11和漏區(qū)13連通。應(yīng)該理解，上述材料或區(qū)域的導電率和摻雜是可變化的，根據(jù)實際應(yīng)用場合，可適當?shù)母膿Q材料或區(qū)域的導電率。例如，當器件襯底是第一摻雜類型的n+襯底，則源區(qū)11是第二摻雜類型的p+源區(qū)，體區(qū)104是第一摻雜類型的n型體區(qū)。

在圖2所示實施例中，ldmos100還包括偽溝槽柵106。偽溝槽柵106從半導體器件100頂面垂直向下延伸，并穿過體區(qū)104進入阱區(qū)102。體區(qū)104將源區(qū)11和偽溝槽柵106隔開，使源區(qū)11與偽溝槽柵106不發(fā)生接觸或臨近。偽溝槽柵106包括溝槽、導電材料15和第一溝槽電介質(zhì)層14。導電材料15(例如，摻雜多晶硅)填充在溝槽中，其中，溝槽從半導體器件100的頂面垂直向下延伸，并穿過體區(qū)104進入阱區(qū)102，溝槽深度大于體區(qū)104的深度。在圖1所示實施例中溝槽深度與體區(qū)104深度的深度差被標示為a；溝槽的寬度被標示為b。溝槽側(cè)面和底面生長有第一溝槽電介質(zhì)層14，導電材料15填充在溝槽中，第一溝槽電介質(zhì)層14從溝槽側(cè)面和底面圍繞導電材料15。根據(jù)半導體器件100制作的工藝不同，導電材料15的填充高度不同。在一個實施例中，例如在通過掩膜版進行離子注入的工藝中，導電材料15的填充高度和溝槽的深度相同，層間電介質(zhì)層105將導電材料15和源區(qū)11隔開。在另一個實施例中，例如在柵區(qū)自對準工藝中，導電材料15的填充高度被示意為低于溝槽的深度，在一個實施例中，導電材料15的頂部低于源區(qū)11的結(jié)深。在此實施例中，偽溝槽柵106還包括第二溝槽電介質(zhì)層14-2，位于導電材料15的上方，第二溝槽電介質(zhì)層14-2的頂部與源區(qū)11頂部齊平。其中，第一溝槽電介質(zhì)層14用于將導電材料15和體區(qū)104垂直隔開，并將導電材料15和阱區(qū)102垂直與橫向隔開，第二溝槽電介質(zhì)層14-2將導電材料15和源區(qū)11隔開。在一個實施例中，第一溝槽電介質(zhì)層14和柵極氧化物16的材料相同(例如，二氧化硅)，并在同一個工藝步驟中形成；第二溝槽電介質(zhì)層14-2在另一個工藝步驟中形成，其與第一溝槽電介質(zhì)層14和柵極氧化物16材料不相同(例如，氮化硅)。在另一個實施例中，第二溝槽電介質(zhì)層14-2與第一溝槽電介質(zhì)層14和柵極氧化物16材料相同(例如，二氧化硅)。偽溝槽柵106的導電材料15通過吸收電路接觸材料，在ldmos100的端接區(qū)引出，并在端接區(qū)與源區(qū)11電連接。在一個實施例中，導電材料15與柵區(qū)導電材料17相同(例如，多晶硅)。

在圖2所示實施例中，偽溝槽柵106即為圖1所示電路中的吸收電路106，其中，導電材料15作為吸收電路106中的電阻rsn；第一溝槽電介質(zhì)層14、導電材料15和阱區(qū)102構(gòu)成吸收電路106中的電容csn。電容csn在單位長度的電容值cox與偽溝槽柵106和體區(qū)104的深度差a、溝槽寬度b有關(guān)，可以由下面所示的公式計算得出：

其中，εo為空氣的介電常數(shù)，εsio2為第一溝槽電介質(zhì)層14的介電常數(shù)，tox為第一溝槽電介質(zhì)層14的厚度，w為寬度，其中w＝2a+b。例如，當?shù)谝粶喜垭娊橘|(zhì)層14的厚度tox為325埃米，寬度w為4.8微米時，單位長度的電容值cox等于5.01納法/米。

在圖2所示實施例中，可以通過調(diào)整偽溝槽柵106的深度、偽溝槽柵106的寬度b和導電材料15的電阻率獲得吸收電路所需要的電阻值，通過調(diào)整偽溝槽柵106的深度、偽溝槽柵106的寬度b和第一溝槽電介質(zhì)層14的厚度tox獲得吸收電路所需要的電容值。

ldmos100的工作過程與常規(guī)的ldmos工作過程相似。更具體地說，當在柵區(qū)導電材料17施加一個大于ldmos100導通閾值的正向電壓，沿著柵極氧化物16下方和體區(qū)104的交界面將形成一個反型層或通道，此時，ldmos100導通。電子流通過體區(qū)104中的通道，從源區(qū)11流至漂移區(qū)103，漂移區(qū)103的電子流繼續(xù)流至漏區(qū)13，ldmos100導通。

在背景技術(shù)中提到的圖1所示的同步整流降壓變換器50中，由于每組高側(cè)mos單元hsn和低側(cè)mos單元lsn與輸入電容cin形成的諧振回路中的寄生電感不同，因此，發(fā)生諧振的過程中每組高側(cè)mos單元hsn和低側(cè)mos單元lsn的電流分布不均，產(chǎn)生的電壓尖峰不一樣。圖3所示為圖1中每組高側(cè)mos單元hsn和低側(cè)mos單元lsn流過的電壓和電流值的仿真圖200，其中，由于靠近輸入電容cin的第一組高側(cè)mos單元hs1和低側(cè)mos單元ls1的寄生電感最小，因此回路產(chǎn)生的電壓尖峰最大。因此，常需要在最靠近輸入電容cin的第一低側(cè)mos單元ls1的兩端并聯(lián)具有更大電阻值和電容值的吸收電路。

圖4所示為在第一低側(cè)mos單元并聯(lián)多個吸收電路的同步整流降壓變換器300的電路示意圖。如圖4所示，在第一低側(cè)mos單元ls1的漏極d和源極s之間并聯(lián)3個吸收電路106、107和108。在一個實施例中，吸收電路107和108的電路結(jié)構(gòu)和電阻、電容的選值與吸收電路106完全相同。本領(lǐng)域技術(shù)人員可以明白，吸收電路107和108只是示意性的，并聯(lián)吸收電路的數(shù)量可根據(jù)尖峰電壓的值適當調(diào)整，例如，尖峰電壓越高，并聯(lián)的吸收電路越多。

圖5所示為根據(jù)本發(fā)明又一個實施例的ldmos400的截面示意圖。ldmos400可用于圖4所示需要增大吸收電路值的同步整流降壓變換器300。和ldmos100相比，ldmos400除了在ldmos400的元胞區(qū)形成偽溝槽柵106作為其中一個吸收電路，ldmos400還包括在端接區(qū)形成的偽溝槽柵107和108作為與偽溝槽柵106并聯(lián)的其他吸收電路。偽溝槽柵107和108自ldmos400的頂面垂直向下延伸進入阱區(qū)102。在一個實施例中，偽溝槽柵107和108的結(jié)構(gòu)和偽溝槽柵106完全相同，對應(yīng)圖4所示的同步整流降壓變換器300中的吸收電路107和108。偽溝槽柵107和108可以與偽溝槽柵106在同一個工藝步驟中形成。偽溝槽柵107和108的導電材料15通過吸收電路接觸材料，在ldmos100的端接區(qū)引出，并在端接區(qū)與源區(qū)11電連接。圖6-圖10所示為根據(jù)本發(fā)明實施例，制作一個集成吸收電路的ldmos器件400的工藝步驟截面圖。為了便于簡明清晰的描述本發(fā)明，此處省略了理解本發(fā)明時非必需的方法步驟。

在圖6所示步驟中，將形成具有第一摻雜類型(例如n型)的半導體初始層102。在一個實施例中，通過在具有第二摻雜類型(例如p型)的襯底101上生長或淀積一層氧化層(例如，二氧化硅)作為保護層，進行光刻膠涂敷，然后用掩膜版進行紫外線曝光和選擇性刻蝕，進而進行離子注入形成半導體初始層102。需要說明的是，這里的工藝步驟只是示例型的，在圖6所示步驟中，形成半導體初始層102被示意為形成具有第一摻雜類型(例如n型)的阱區(qū)，襯底101被示意為具有第二摻雜類型(例如p型)的襯底。在其他實施例中，根據(jù)不同的工藝，形成半導體初始層102也可以被示意為形成具有第一摻雜類型(例如n-)的外延層，襯底101則被示意為具有第一摻雜類型(例如n型)的襯底等。在一個實施例中，p襯底101包括硅襯底。

在圖7所示步驟中，通過溝槽掩膜版80在阱區(qū)102的頂面形成的窗口進行刻蝕，形成寬度為b的偽溝槽柵106-107的溝槽51-53。在一個實施例中，可通過反應(yīng)離子刻蝕技術(shù)刻蝕溝槽51-53。在一個實施例中，溝槽51-53的深度為500nm～2μm。

在圖8所示步驟中，掩膜版80被移除，將在溝槽51-53中形成第一溝槽電介質(zhì)層14。在第一溝槽電介質(zhì)層14形成之前，可通過犧牲氧化和氧化物刻蝕工藝改善溝槽51-53的表面質(zhì)量。第一溝槽電介質(zhì)層14包含一種或多種電介質(zhì)材料。在一個實施例中，可在溝槽51-53的表面上生長熱氧化物。第一溝槽電介質(zhì)層14的厚度，由其可支持的吸收電路中電容值的大小決定，例如，第一溝槽電介質(zhì)層14的厚度為150～450am。

第一溝槽電介質(zhì)層14形成后，接下來將在每個溝槽51-53中淀積導電材料15，進而形成偽溝槽柵106-108。導電材料15可包括如摻雜多晶硅、硅化物或金屬等。在一個實施例中，使用摻雜多晶硅作為導電材料15。接著還將移除阱區(qū)102表面上和溝槽51-53內(nèi)多余的第一溝槽電介質(zhì)層14和導電材料15，以便使表面基本平坦化。在一個實施例中，可通過回蝕和/或化學機械平坦化工藝(chemicalmechanicalplanarization，cmp)完成上述過程。在一個實施例中，導電材料15填充的高度低于溝槽51-53的深度，導電材料15的頂部低于源區(qū)11的結(jié)深。移除多余的第一溝槽電介質(zhì)層14和導電材料15后，將繼續(xù)用第二溝槽電介質(zhì)層14-2填充滿溝槽51-53，第二溝槽電介質(zhì)層14-2與阱區(qū)102的頂面齊平。在另一個實施例中，導電材料15填充的高度與溝槽51-53的深度相同，通過后面步驟中形成的層間電介質(zhì)(例如圖5中的層間電介質(zhì)105)將導電材料15和源區(qū)11隔開。

在圖9所示步驟中，將在半導體器件元胞區(qū)內(nèi)的阱區(qū)102的頂面上形成柵區(qū)。首先在阱區(qū)102的頂面上生長或淀積柵極氧化層16。隨后繼續(xù)在柵極氧化層16的頂面淀積柵區(qū)導電材料(例如多晶硅)17形成柵區(qū)，并通過金屬線引出柵極g。

在圖10所示步驟中，將在阱區(qū)102的元胞區(qū)內(nèi)分別形成漂移區(qū)103、體區(qū)104、源區(qū)11、體接觸區(qū)12和漏區(qū)13。漂移區(qū)103、體區(qū)104、源區(qū)11、體接觸區(qū)12和漏區(qū)13可采用不同的工藝形成。在一個實施例中，可采用柵區(qū)自對準進行離子注入。在進行柵區(qū)自對準離子注入時，需要在平面柵區(qū)兩側(cè)添加側(cè)墻，防止柵區(qū)導電材料17與源區(qū)11短接。同時，需要第二溝槽電介質(zhì)層14-2填充滿溝槽51-53，將偽溝槽柵106-108中的導電材料15與源區(qū)11隔開。在另一個實施例中，可采用掩膜版進行進行離子注入。此時，在阱區(qū)102上生長或淀積一層氧化層(例如，二氧化硅)作為保護層，進行光刻膠涂敷，然后分別用漂移區(qū)掩膜版、體區(qū)掩膜版、源區(qū)掩膜版、體接觸區(qū)掩膜版和漏區(qū)掩膜版進行選擇性刻蝕，進而進行離子注入和擴散，形成漂移區(qū)103、體區(qū)104、源區(qū)11、體接觸區(qū)12和漏區(qū)13。最后，在阱區(qū)102的頂面上淀積和圖形化層間電介質(zhì)(interleveldielectriclayer,idl)105。在采用掩膜版進行進行離子注入時，偽溝槽柵106-108的導電材料15填充的高度可與溝槽51-53的深度相同，并通過層間電介質(zhì)105將導電材料15和源區(qū)11隔開。層間電介質(zhì)105可包括任何合適的電介質(zhì)材料，比如氮化硅和/或二氧化硅。同時，刻蝕部分位于漏區(qū)13、源區(qū)11和體接觸區(qū)12頂面的層間電介質(zhì)，并在源區(qū)11、體接觸區(qū)12和漏區(qū)13的頂面上淀積和圖形化一種或多種金屬化層(如鋁、銅、硅化物等)，進而形成源極金屬19和漏極金屬18，并通過金屬線引出源極s和漏極d。偽溝槽柵106-108的導電材料15通過吸收電路接觸材料，在ldmos100的端接區(qū)引出，并在端接區(qū)與源區(qū)11電連接。最后還將淀積和圖形化一鈍化層(未示出)用以保護金屬化層的頂面。

圖11所示為根據(jù)本發(fā)明一個實施例的垂直雙擴散金屬氧化物半導體(verticalitydiffusedmetaloxidesemiconductor，vdmos)器件500的截面示意圖。如圖11所示，vdmos500包括包括具有第一摻雜類型(例如n+)的半導體初始層201，半導體初始層201可作為vdmos500的漏區(qū)。具有第一摻雜類型(例如n-)的外延層203(也為漂移區(qū))形成于半導體初始層201上。具有第二摻雜類型(例如p型)的體區(qū)204靠近漂移區(qū)203頂面形成。具有第一摻雜類型(例如n型)源區(qū)21和具有第二摻雜類型(例如p+)體接觸區(qū)22形成于體區(qū)204上。源極金屬29電連接至源區(qū)21和體接觸區(qū)22，并通過金屬線引出源極s連接至外部電路。

vdmos500包括用于形成柵區(qū)的柵區(qū)溝槽和用于形成偽溝槽柵106的溝槽。柵區(qū)形成在柵區(qū)溝槽內(nèi)，柵區(qū)包括柵區(qū)導電材料27。柵區(qū)導電材料(例如，摻雜多晶硅)27形成于柵區(qū)電介質(zhì)26上，并通過金屬線引出柵極g(未示出)連接至外部電路。柵區(qū)電介質(zhì)26將柵區(qū)導電材料27和漂移區(qū)203隔開。

偽溝槽柵106形成在漂移區(qū)203內(nèi)，偽溝槽柵106的溝槽從vdmos500的的頂面垂直向下穿過體區(qū)204延伸進漂移區(qū)203，溝槽中填充導電材料25，在一個實施例中，導電材料25與柵區(qū)導電材料27相同。溝槽底面和側(cè)面生長有溝槽電介質(zhì)層24，用于將導電材料25與漂移區(qū)203和體區(qū)204隔開。漂移區(qū)203的頂面淀積層間電介質(zhì)205(比如，二氧化硅)用于將導電材料25、柵區(qū)導電材料27與源極金屬29分別一一隔開。在一個實施例中，槽電介質(zhì)層24和層間電介質(zhì)205的材料相同(例如，二氧化硅)。在一個實施例中，偽溝槽柵106的溝槽的深度大于體區(qū)204的深度，其中偽溝槽柵106的溝槽深度與體區(qū)204的深度的深度差被示意為a，溝槽寬度被示意為b。在一個實施例中，偽溝槽柵106的結(jié)構(gòu)和柵區(qū)結(jié)構(gòu)相同，可以與柵區(qū)在同一個工藝步驟中形成。偽溝槽柵106的導電材料25通過吸收電路接觸材料，在vdmos500的端接區(qū)引出，并在端接區(qū)與源區(qū)21電連接。

在圖11所示實施例中，導電材料25和溝槽電介質(zhì)層24組成偽溝槽柵106，其中，導電材料25作為圖1所示電路中吸收電路106中的電阻rsn，溝槽電介質(zhì)層24、導電材料25和漂移區(qū)203構(gòu)成吸收電路106中的電容csn。電容csn在單位長度的電容值cox依然可以由圖2所對應(yīng)實施例提及的公式計算得出。

在圖11所示實施例中，可以通過調(diào)整偽溝槽柵106的深度、偽溝槽柵106的寬度b和導電材料25的電阻率獲得吸收電路所需要的電阻值，通過調(diào)整偽溝槽柵106的深度、偽溝槽柵106的寬度b和溝槽電介質(zhì)層24的厚度tox獲得吸收電路所需要的電容值。

應(yīng)該理解，上述材料或區(qū)域的導電率和摻雜是可變化的，根據(jù)實際應(yīng)用場合，可適當?shù)母膿Q材料或區(qū)域的導電率。例如，當vdmos500的半導體初始層201是p型，則源區(qū)21是p+源區(qū)，體區(qū)204是n型體區(qū)。vdmos500的工作過程與常規(guī)的vdmos工作過程相似，這里不再累述。

圖12所示為根據(jù)本發(fā)明又一個實施例的vdmos600的截面示意圖。vdmos600可用于圖4所示需要并聯(lián)多個吸收電路的同步整流降壓變換器300。和vdmos500相比，vdmos600除了在vdmos600的元胞區(qū)形成偽溝槽柵106作為其中一個吸收電路，vdmos600還包括在端接區(qū)形成的偽溝槽柵107和108作為與偽溝槽柵106并聯(lián)的其他吸收電路。偽溝槽柵107和108自vdmos600的頂面垂直向下延伸進入漂移區(qū)203。在一個實施例中，偽溝槽柵107和108的結(jié)構(gòu)和偽溝槽柵106完全相同，對應(yīng)圖4所示的同步整流降壓變換器300中的吸收電路107和108。偽溝槽柵107和108可以與偽溝槽柵106在同一個工藝步驟中形成。偽溝槽柵106-108的導電材料25通過吸收電路接觸材料，在vdmos600的端接區(qū)引出，并在端接區(qū)與源區(qū)21電連接。

圖13-圖15所示為根據(jù)本發(fā)明實施例，制作一個集成吸收電路的vdmos600的工藝步驟截面圖。為了便于簡明清晰的描述本發(fā)明，此處省略了理解本發(fā)明時非必需的方法步驟。

在圖13所示步驟中，提供具有第一摻雜類型(例如n型)的半導體初始層201，作為漏區(qū)。在半導體初始層201上生長具有第一摻雜類型(例如n-)的外延層203(也即是漂移區(qū))。在一個實施例中，半導體初始層201包括硅襯底，可通過氣相外延生長外延層203。外延層203的厚度和摻雜分布的選擇取決于漂移區(qū)期望的斷態(tài)特性(比如擊穿電壓)。例如，一個具有100v擊穿電壓的器件，其外延層203的厚度為5～15μm，摻雜分布為：靠近襯底201的濃度為5×1016cm-3～5×1017cm-3，靠近體區(qū)204底面的濃度為5×1015cm-3～5×1016cm-3，靠近外延層203頂面的濃度為5×1015cm-3～5×1016cm-3。在一個實施例中，在半導體初始層201頂面和體區(qū)204底面之間的垂直位置上，外延層203的摻雜濃度以一個基本線性的方式減?。辉隗w區(qū)204底面和頂面之間的垂直位置上，外延層203的摻雜濃度基本保持不變。

在漂移區(qū)203的頂面，通過柵極掩膜版40在漂移區(qū)203的頂面形成的窗口進行刻蝕，形成柵區(qū)溝槽41和偽溝槽柵106-108的溝槽42。在一個實施例中，可通過反應(yīng)離子刻蝕技術(shù)刻蝕溝槽。柵區(qū)溝槽41和偽溝槽柵106-108的溝槽42的深度均大于隨后形成的體區(qū)204(見圖12)的深度。

在圖14所示步驟中，掩膜版40被移除，將在柵區(qū)溝槽41和溝槽42的底面和側(cè)面中分別形成柵區(qū)電介質(zhì)26和溝槽電介質(zhì)層24。在柵區(qū)電介質(zhì)26和溝槽電介質(zhì)層24形成之前，可通過犧牲氧化和氧化物刻蝕工藝改善虛設(shè)柵區(qū)溝槽41和溝槽42的表面質(zhì)量。柵區(qū)電介質(zhì)26和溝槽電介質(zhì)層24包含一種或多種電介質(zhì)材料。在一個實施例中，柵區(qū)電介質(zhì)26和溝槽電介質(zhì)層24的材料相同，例如二氧化硅。在一個實施例中，可在柵區(qū)溝槽41和溝槽42的表面上生長熱氧化物。柵區(qū)電介質(zhì)26的厚度，由其可支持的期望柵源工作電壓決定；溝槽電介質(zhì)層24的厚度，由其可支持的吸收電路中電容值的大小決定，例如，溝槽電介質(zhì)層24的厚度為150～450埃米。

柵區(qū)電介質(zhì)26和溝槽電介質(zhì)層24形成后，接下來將在柵區(qū)溝槽41和溝槽42中淀積柵區(qū)導電材料27和偽溝槽柵106-108的導電材料25，進而形成柵區(qū)和偽溝槽柵106-108。在一個實施例中，柵區(qū)導電材料27和導電材料25為同一種材料，在同一個步驟中淀積形成柵區(qū)和偽溝槽柵106-108。

當柵區(qū)和偽溝槽柵106-108形成后，在漂移區(qū)203的頂面上淀積和圖形化層間電介質(zhì)(interleveldielectriclayer,idl)205，用于將柵區(qū)導電材料27和導電材料25隔開。層間電介質(zhì)205可包括任何合適的電介質(zhì)材料，比如氮化硅和/或二氧化硅。

在圖15所示步驟中，刻蝕部分層間電介質(zhì)205，并在vdmos600的元胞區(qū)通過傳統(tǒng)的掩膜和離子注入技術(shù)形成體區(qū)204、源區(qū)21和體接觸區(qū)22。隨后在源區(qū)21和體接觸區(qū)22的頂面上淀積和圖形化一種或多種金屬化層(如鋁、銅、硅化物等)，進而形成源極金屬29(參見圖12所示)，并通過金屬線引出源極s。n+襯底201將從背面被減薄，接著在襯底背面淀積金屬化層形成漏極d。偽溝槽柵106-108的導電材料25通過吸收電路接觸材料，在vdmos600的端接區(qū)引出，并在端接區(qū)與源區(qū)21電連接。最后還將淀積和圖形化一鈍化層(未示出)用以保護金屬化層的頂面。

以上為本發(fā)明公布的集成有吸收電路的功率晶體管。雖然上面詳細的描述了本發(fā)明具體的實施例，并指明了最優(yōu)方案，但是不論先前描述的多詳細，本發(fā)明仍有許多其他實施方式。因此，本發(fā)明旨在包括所有落入本發(fā)明和所述權(quán)利要求范圍及主旨內(nèi)的替代例、改進例和變化例等。