本發(fā)明涉及半導體器件，具體涉及一種多閾值電壓調制的寬禁帶半導體器件結構及其制作方法。

背景技術：

1、近年來，碳化硅sic和氮化鎵gan作為第三代半導體材料，因出色的材料特性，在禁帶寬度、臨界擊穿電場強度、電子飽和漂移速度等物理特性上相比傳統(tǒng)si材料更有優(yōu)勢，制備的功率器件如二極管、晶體管等具有更優(yōu)異的電學特性，能夠適用硅基器件無法滿足的高功率、高壓、高頻、高溫等應用要求，也是超越摩爾定律的突破路徑之一，因此被廣泛應用于新能源領域，推動了“新能源革命”的發(fā)展。

2、目前，在功率開關應用中，通常將巴利伽優(yōu)值bfom作為表示半導體材料在電力電子方面的適用程度的指標，其表示為：bfom＝εμe3，其中ε是介電常數，μ是遷移率，e是半導體的擊穿場強，bfom值大致上與禁帶寬度eg的六次方成正相關。寬禁帶半導體在功率器件的應用中具有更低的功率損耗和更高的轉換效率，能夠更好地適用于電力電子方面。

3、然而，寬禁帶半導體溝槽mosfet器件在設計和實際應用中仍然存在部分不足之處：目前研究最多的一個問題便是寬禁帶半導體器件在阻斷過程中導致柵介質層上的電場很高，器件容易失效；器件在不同溫度應用場景下的需求也需要關注，器件溝道電阻與溫度成負相關，隨著溫度升高，閾值電壓降低，導通電阻也會隨著降低，但器件區(qū)其他電阻(jfet區(qū)電阻、漂移區(qū)電阻等)的正溫度系數會抵消這種影響，最終導致在較高溫度時會產生正溫度系數的導通電阻；目前商用的器件，導通電阻在負溫度時基本都是負溫度系數，在經過0～25℃左右的一個拐點后，便保持正溫度系數，這就導致器件在拐點附近具有更低的導通電阻；也就是說，目前器件更適用于常溫的應用場景，但是對于一些更高溫度的應用場景，則需要設計在更高溫度下具有更優(yōu)異導通電阻的器件。

4、因此，寬禁帶半導體器件在阻斷過程中導致柵介質層上的電場很高，尤其是在槽角處加劇，從而在高漏極電壓下造成柵介質層迅速擊穿成為需要解決的問題，同時需要設計在更高溫度下具有更優(yōu)異導通電阻的器件，使器件可以滿足不同溫度應用場景下的需求，結合現有技術的發(fā)展現狀，本發(fā)明提供了一種新的多閾值電壓調制的寬禁帶半導體器件結構及其制作方法。

技術實現思路

1、基于上述表述，本發(fā)明提供了一種多閾值電壓調制的寬禁帶半導體器件結構及其制作方法，可以提升器件的導通特性的同時，使得整體導通電阻從負溫度系數到正溫度系數的拐點實現可控，即可以調制器件在所需較高的溫度下具有更低的導通電阻。

2、本發(fā)明解決上述技術問題的技術方案如下：

3、第一方面，本發(fā)明提供一種多閾值電壓調制的寬禁帶半導體器件結構，包括：襯底、外延層、n+電流擴展層、第一源極n+區(qū)、第二源極n+區(qū)、第一源極p+區(qū)、第二源極p+區(qū)、第一p-well區(qū)、第二p-well區(qū)、p+掩蔽層、柵極、源極及漏極；

4、所述外延層、所述n+電流擴展層和所述源極依次設于所述襯底上；所述漏極設于所述襯底的底部；

5、所述柵極沿第一方向貫穿設于所述n+電流擴展層的中部區(qū)域，所述p+掩蔽層靠近所述外延層設置、且通過離子注入自所述n+電流擴展層的中部區(qū)域沿第二方向延伸設置至第一側的邊緣處；沿所述第二方向依次排布的所述第二p-well區(qū)和所述第二源極n+區(qū)位于所述柵極和所述p+掩蔽層之間；所述第二源極p+區(qū)設于所述p+掩蔽層上、且沿所述第二方向上的一側與所述第二源極n+區(qū)和所述柵極的邊沿接觸、另一側延伸設置至所述n+電流擴展層的第一側的邊緣處；所述第二源極n+區(qū)、所述第二p-well區(qū)和所述n+電流擴展層形成新的電流路徑；其中，所述第一方向和所述第二方向垂直設置；

6、所述第一源極p+區(qū)設于所述外延層上、且位于所述n+電流擴展層的第二側的邊緣處；在所述第一源極p+區(qū)和所述柵極之間疊加設有所述第一p-well區(qū)和所述第一源極n+區(qū)。

7、在上述技術方案的基礎上，本發(fā)明還可以做如下改進。

8、進一步的，所述柵極的中部區(qū)域為分裂柵；

9、所述分裂柵的中部區(qū)域填充有源極金屬。

10、進一步的，所述柵極包括柵極溝槽、柵極介質層和多晶硅；

11、所述溝槽沿所述第一方向設于所述n+電流擴展層中，所述柵極介質層設于所述柵極溝槽內壁側，所述多晶硅設于由所述柵極介質層形成的凹槽中。

12、進一步的，所述多閾值電壓調制的寬禁帶半導體器件結構還包括層間介質層；

13、所述層間介質層蓋設于由所述柵極介質層形成的凹槽的敞口處。

14、進一步的，所述疊加設有所述第一p-well區(qū)和所述第一源極n+區(qū)具體包括：

15、所述第一源極n+區(qū)位于所述第一p-well區(qū)的上方，所述第一源極n+區(qū)的上表面與所述層間介質層的下表面接觸。

16、進一步的，所述多閾值電壓調制的寬禁帶半導體器件結構還包括源極歐姆接觸區(qū)；

17、所述源極通過所述源極歐姆接觸區(qū)與所述層間介質層、所述第一源極n+區(qū)、所述第二源極n+區(qū)、所述第一源極p+區(qū)和所述第二源極p+區(qū)接觸。

18、進一步的，所述襯底為寬禁帶半導體材料。

19、第二方面，本發(fā)明還提供一種用于制作如第一方面所述的多閾值電壓調制的寬禁帶半導體器件結構的制作方法，包括：

20、在襯底上依次生長外延層和n+電流擴展層；

21、通過離子注入、二次外延或生長p型氧化物形成第一p-well區(qū)；通過離子注入形成第一源極n+區(qū)；

22、通過離子注入形成第一源極p+區(qū)和第二源極p+區(qū)；

23、通過p型離子注入形成p+掩蔽層；

24、干法刻蝕形成柵極溝槽；

25、通過離子注入形成第二源極n+區(qū)和第二p-well區(qū)；

26、在所述柵極溝槽處生長刻蝕形成柵極；

27、在所述柵極處生長沉積刻蝕形成層間介質層；

28、在所述層間介質層上沉積源極金屬，形成源極；在所述襯底底部沉積漏極金屬，形成漏極，即得多閾值電壓調制的寬禁帶半導體器件結構。

29、在上述技術方案的基礎上，本發(fā)明還可以做如下改進。

30、進一步的，所述在所述柵極溝槽處生長刻蝕形成柵極具體包括：

31、柵極介質層生長、柵極多晶硅生長及刻蝕；

32、將所述柵極多晶硅刻蝕形成分裂柵。

33、進一步的，所述在所述層間介質層上沉積源極金屬之前還包括：

34、在所述第一源極n+區(qū)、所述第二源極n+區(qū)所述第一源極p+區(qū)和所述第二源極p+區(qū)上沉積歐姆接觸金屬，形成源極歐姆接觸區(qū)。

35、與現有技術相比，本技術的技術方案具有以下有益技術效果：

36、本發(fā)明提供的多閾值電壓調制的寬禁帶半導體器件結構形成有襯底、外延層、n+電流擴展層、第一源極n+區(qū)、第二源極n+區(qū)、第一源極p+區(qū)、第二源極p+區(qū)、第一p-well區(qū)、第二p-well區(qū)、p+掩蔽層、柵極、源極及漏極；

37、外延層、n+電流擴展層和源極依次設于襯底上；漏極設于襯底的底部；

38、柵極沿第一方向貫穿設于n+電流擴展層的中部區(qū)域，p+掩蔽層靠近外延層設置、且通過離子注入自n+電流擴展層的中部區(qū)域沿第二方向延伸設置至第一側的邊緣處；沿第二方向依次排布的第二p-well區(qū)和第二源極n+區(qū)位于柵極和p+掩蔽層之間；第二源極p+區(qū)設于p+掩蔽層上、且沿第二方向上的一側與第二源極n+區(qū)和柵極的邊沿接觸、另一側延伸設置至n+電流擴展層的第一側的邊緣處；第二源極n+區(qū)、第二p-well區(qū)和n+電流擴展層形成新的電流路徑；其中，第一方向和第二方向垂直設置；

39、第一源極p+區(qū)設于外延層上、且位于n+電流擴展層的第二側的邊緣處；在第一源極p+區(qū)和柵極之間疊加設有第一p-well區(qū)和第一源極n+區(qū)。相較于現有技術，具有以下有益效果：

40、(1)p+掩蔽層和第二p-well區(qū)、第一源極p+區(qū)形成的深掩蔽結構，可以較好的保護柵極槽角，提升器件的柵氧可靠性；進一步的，第二p-well區(qū)是通過溝槽刻蝕之后在溝槽底部離子注入形成的，不需要新增額外的掩模版，p+掩蔽層的形成是在溝槽刻蝕之前進行離子注入，p+掩蔽層具有較高的濃度，可以與第一源極p+區(qū)一起較好的保護柵極槽角，降低槽角電場；

41、(2)第二源極n+區(qū)、第二p-well區(qū)和n+電流擴展層會形成新的電流路徑，從而利用多溝道來調制該溝槽mosfet；多溝道的調制，可以增加器件的電流密度，更多的溝道，更多的電流路徑，可以提升器件的導通特性；

42、(3)p+掩蔽層可以通過第二源極p+區(qū)域保持接地狀態(tài)，增強了p+掩蔽層對柵極的保護作用，可以更好的改善器件的動態(tài)特性；

43、(4)多溝道可以設計為不同的閾值電壓，閾值電壓不同，溝道的導通電阻不同，因此多溝道的調制可以控制器件溝道區(qū)的導通電阻，進而控制器件整體導通電阻中正溫度系數的部分，使得整體導通電阻從負溫度系數到正溫度系數的拐點實現可控，也就是可以調制器件在較高的溫度下具有低的導通電阻，這種類型的器件更適用于高溫應用場景，滿足更多應用場景。