本技術(shù)涉及半導(dǎo)體器件，更為具體地說，涉及一種基于氮化鎵的p型晶體管及其制備方法，及基于氮化鎵的cmos器件及其制備方法。

背景技術(shù)：

1、iii族氮化物材料禁帶寬度大、臨界擊穿場強高，另外，由于存在自發(fā)極化效應(yīng)和壓電極化效應(yīng)，其異質(zhì)結(jié)構(gòu)界面處可以產(chǎn)生高濃度、高遷移率的二維電子氣（2deg）?；?deg導(dǎo)電溝道的氮化鎵（gan）高電子遷移率晶體管（hemt）具有低導(dǎo)通電阻、高開關(guān)速度、高能量轉(zhuǎn)換效率等優(yōu)異性能，在電力電子器件中應(yīng)用廣泛。

2、目前gan功率器件需要與硅基的互補金屬氧化物半導(dǎo)體（complementary?metaloxide?semiconductor，cmos）外圍電路結(jié)合起來使用，這種異質(zhì)集成方案會引入較大的片間寄生電感，從而限制gan功率器件的工作頻率。因此研究能夠與gan功率器件進行單片集成的基于gan的cmos器件具有重要意義。這種“全gan”電路有利于發(fā)揮gan器件高工作頻率的優(yōu)勢，提高電力電子系統(tǒng)的穩(wěn)定性，實現(xiàn)整個系統(tǒng)的小型化。目前基于gan的n型晶體管相關(guān)技術(shù)較為成熟，因此為了實現(xiàn)基于gan的cmos器件，基于gan的p型晶體管的研發(fā)成為技術(shù)人員現(xiàn)今主要研發(fā)的方向之一。

技術(shù)實現(xiàn)思路

1、有鑒于此，本技術(shù)提供了一種基于氮化鎵的p型晶體管及其制備方法，及基于氮化鎵的cmos器件及其制備方法，有效解決了現(xiàn)有技術(shù)存在的技術(shù)問題。本技術(shù)提供的基于氮化鎵的p型晶體管具有電流密度高和導(dǎo)通電阻低的優(yōu)勢，使得本技術(shù)提供的基于氮化鎵的cmos器件具有更短的傳輸延時和更快的開關(guān)速度，提高了器件的性能。

2、為實現(xiàn)上述目的，本技術(shù)提供的技術(shù)方案如下：

3、一種基于氮化鎵的p型晶體管，所述p型晶體管包括：

4、依次疊層的襯底、緩沖層、溝道層、勢壘層、第一p型半導(dǎo)體層和第二p型半導(dǎo)體層，其中，所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層的禁帶寬度不同，且所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層耗盡所述溝道層與所述勢壘層界面處的二維電子氣；

5、位于所述第二p型半導(dǎo)體層背離所述襯底一側(cè)的柵介質(zhì)層；

6、位于所述第二p型半導(dǎo)體層背離所述襯底一側(cè)且分別位于有源區(qū)兩側(cè)的源極和漏極；

7、位于所述柵介質(zhì)層背離所述襯底一側(cè)的柵極，所述柵極位于所述源極和所述漏極之間。

8、可選的，所述第一p型半導(dǎo)體層的禁帶寬度大于所述第二p型半導(dǎo)體層的禁帶寬度；

9、和/或，所述溝道層的禁帶寬度大于所述第二p型半導(dǎo)體層的禁帶寬度。

10、可選的，所述勢壘層為至少一個子層的疊層結(jié)構(gòu)，且所述勢壘層中至少一個所述子層的材質(zhì)的禁帶寬度大于所述溝道層的材質(zhì)的禁帶寬度。

11、可選的，所述第二p型半導(dǎo)體層背離所述襯底一側(cè)還包括柵極凹槽，所述柵極位于所述柵極凹槽的區(qū)域內(nèi)；

12、和/或，所述柵介質(zhì)層對應(yīng)所述柵極處為實體層或包括柵極鏤空。

13、基于相同的發(fā)明構(gòu)思，本技術(shù)還提供了一種基于氮化鎵的p型晶體管的制備方法，用于制備上述的基于氮化鎵的p型晶體管，其中，制備方法包括：

14、提供一襯底；

15、在垂直襯底所在平面的方向上，在所述襯底上依次疊層形成緩沖層、溝道層、勢壘層、第一p型半導(dǎo)體層和第二p型半導(dǎo)體層，其中，所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層的禁帶寬度不同，且所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層耗盡所述溝道層與所述勢壘層界面處的二維電子氣；

16、在所述第二p型半導(dǎo)體層背離所述襯底一側(cè)形成柵介質(zhì)層；

17、刻蝕所述柵介質(zhì)層，在源極區(qū)域形成裸露所述第二p型半導(dǎo)體層的源極鏤空，及在漏極區(qū)域形成裸露所述第二p型半導(dǎo)體層的漏極凹槽，所述源極鏤空和所述漏極鏤空分別位于有源區(qū)的兩側(cè)；

18、在所述源極鏤空和所述漏極鏤空處沉積金屬，形成源極和漏極；

19、在不同所述p型晶體管之間形成器件隔離區(qū)域；

20、在所述柵介質(zhì)層背離所述襯底一側(cè)形成柵極，所述柵極位于所述源極和所述漏極之間。

21、基于相同的發(fā)明構(gòu)思，本技術(shù)還提供了一種基于氮化鎵的cmos器件，所述cmos器件包括：

22、外延結(jié)構(gòu)，所述外延結(jié)構(gòu)包括依次疊層的襯底、緩沖層、溝道層、勢壘層、第一p型半導(dǎo)體層和第二p型半導(dǎo)體層，其中，所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層的禁帶寬度不同，且所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層耗盡所述溝道層與所述勢壘層界面處的二維電子氣；所述外延結(jié)構(gòu)劃分為n管區(qū)域和p管區(qū)域，所述n管區(qū)域包括n管柵極區(qū)域及位于所述n管柵極區(qū)域兩側(cè)的n管源極區(qū)域和n管漏極區(qū)域，所述p管區(qū)域包括p管柵極區(qū)域及位于所述p管柵極區(qū)域兩側(cè)的p管源極區(qū)域和p管漏極區(qū)域，所述第一p型半導(dǎo)體層包括位于所述n管柵極區(qū)域處的n管第一p型半導(dǎo)體層和位于所述p管區(qū)域處的p管第一p型半導(dǎo)體層，所述第二p型半導(dǎo)體層包括位于所述n管柵極區(qū)域處的n管第二p型半導(dǎo)體層和位于所述p管區(qū)域處的p管第二p型半導(dǎo)體層；

23、位于所述第二p型半導(dǎo)體層背離所述襯底一側(cè)，且覆蓋所述外延結(jié)構(gòu)的裸露表面的第一介質(zhì)層；

24、位于所述第一介質(zhì)層背離所述襯底一側(cè)的電極層，所述電極層包括n管柵極、n管源極、n管漏極、p管源極和p管漏極，所述n管柵極透過所述第一介質(zhì)層與所述n管第二p型半導(dǎo)體層接觸，所述n管源極透過所述第一介質(zhì)層與所述勢壘層接觸，所述n管漏極透過所述第一介質(zhì)層與所述勢壘層接觸，所述p管源極透過所述第一介質(zhì)層與所述p管第二p型半導(dǎo)體層接觸，所述p管漏極透過所述第一介質(zhì)層與所述p管第二p型半導(dǎo)體層接觸；位于所述n管區(qū)域和所述p管區(qū)域交界處的隔離區(qū)域；

25、位于所述電極層背離所述襯底一側(cè)，且覆蓋所述第一介質(zhì)層和所述電極層的裸露表面的第二柵介質(zhì)層；

26、位于所述第二柵介質(zhì)層背離所述襯底一側(cè)的連接電極層，所述連接電極層包括n管柵連接電極、n管源連接電極、互連電極、p管柵連接電極和p管源連接電極，所述n管柵連接電極透過所述第二柵介質(zhì)層與所述n管柵極接觸，所述n管源連接電極透過所述第二柵介質(zhì)層與所述n管源極接觸，所述互連電極透過所述第二柵介質(zhì)層與所述n管漏極和所述p管漏極均接觸，所述p管柵連接電極位于所述p管柵極區(qū)域處，所述p管源連接電極透過所述第二柵介質(zhì)層與所述p管源極接觸。

27、可選的，所述第一p型半導(dǎo)體層的禁帶寬度大于所述第二p型半導(dǎo)體層的禁帶寬度；

28、和/或，所述溝道層的禁帶寬度大于所述第二p型半導(dǎo)體層的禁帶寬度。

29、可選的，所述勢壘層為至少一個子層的疊層結(jié)構(gòu)，且所述勢壘層中至少一個所述子層的材質(zhì)的禁帶寬度大于所述溝道層的材質(zhì)的禁帶寬度。

30、可選的，所述p管第二p型半導(dǎo)體層背離所述襯底一側(cè)還包括柵極凹槽，所述p管柵連接電極位于所述柵極凹槽的區(qū)域內(nèi)；

31、和/或，所述第一介質(zhì)層和所述第二柵介質(zhì)層中至少之一對應(yīng)所述p管柵極區(qū)域處包括p管柵極鏤空。

32、基于相同的發(fā)明構(gòu)思，本技術(shù)還提供了一種基于氮化鎵的cmos器件的制備方法，用于制備上述的基于氮化鎵的cmos器件，其中，制備方法包括：

33、提供一外延結(jié)構(gòu)，所述外延結(jié)構(gòu)包括依次疊層的襯底、緩沖層、溝道層、勢壘層、第一p型半導(dǎo)體層和第二p型半導(dǎo)體層，其中，所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層的禁帶寬度不同，且所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層耗盡所述溝道層與所述勢壘層界面處的二維電子氣；所述外延結(jié)構(gòu)劃分為n管區(qū)域和p管區(qū)域，所述n管區(qū)域包括n管柵極區(qū)域及位于所述n管柵極區(qū)域兩側(cè)的n管源極區(qū)域和n管漏極區(qū)域，所述p管區(qū)域包括p管柵極區(qū)域及位于所述p管柵極區(qū)域兩側(cè)的p管源極區(qū)域和p管漏極區(qū)域；

34、刻蝕所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層，使得所述第一p型半導(dǎo)體層包括位于所述n管柵極區(qū)域處的n管第一p型半導(dǎo)體層和位于所述p管區(qū)域處的p管第一p型半導(dǎo)體層，所述第二p型半導(dǎo)體層包括位于所述n管柵極區(qū)域處的n管第二p型半導(dǎo)體層和位于所述p管區(qū)域處的p管第二p型半導(dǎo)體層；

35、在所述第二p型半導(dǎo)體層背離所述襯底一側(cè)，形成覆蓋所述外延結(jié)構(gòu)的裸露表面的第一介質(zhì)層；

36、刻蝕所述第一介質(zhì)層，在所述n管源極區(qū)域處形成第一n管源極鏤空，在所述n管漏極區(qū)域處形成第一n管漏極鏤空；

37、在所述第一介質(zhì)層背離所述襯底一側(cè)形成第一電極層，所述第一電極層包括n管源極和n管漏極，所述n管源極位于所述n管源極區(qū)域且通過所述第一n管源極鏤空與所述勢壘層接觸，所述n管漏極位于所述n管漏極區(qū)域且通過所述第一n管漏極鏤空與所述勢壘層接觸；

38、在所述n管區(qū)域和所述p管區(qū)域交界處形成隔離區(qū)域；

39、刻蝕所述第一介質(zhì)層，在所述n管柵極區(qū)域處形成第一n管柵極鏤空，在所述p管源極區(qū)域處形成第一p管源極鏤空，及在所述p管漏極區(qū)域處形成第一p管漏極鏤空；

40、在所述第一介質(zhì)層背離所述襯底一側(cè)形成第二電極層，所述第二電極層包括n管柵極、p管源極和p管漏極，所述n管柵極位于所述n管柵極區(qū)域且通過所述第一n管柵極鏤空與所述n管第二p型半導(dǎo)體層接觸，所述p管源極位于所述p管源極區(qū)域且通過所述第一p管源極鏤空與所述p管第二p型半導(dǎo)體層接觸，所述p管漏極位于所述p管漏極區(qū)域且通過所述第一p管漏極鏤空與所述p管第二p型半導(dǎo)體層接觸；

41、在所述第一電極層和所述第二電極層背離所述襯底一側(cè)，形成覆蓋所述第一介質(zhì)層、所述第一電極層和所述第二電極層的裸露表面的第二柵介質(zhì)層；

42、刻蝕所述第二柵介質(zhì)層，在所述n管源極處形成第二n管源極鏤空，在所述n管柵極處形成第二n管柵極鏤空，在所述n管漏極處形成第二n管漏極鏤空，在所述p管源極處形成第二p管源極鏤空，及在所述p管漏極處形成第二p管漏極鏤空；

43、在所述第二柵介質(zhì)層背離所述襯底一側(cè)形成連接電極層，所述連接電極層包括n管柵連接電極、n管源連接電極、互連電極、p管柵連接電極和p管源連接電極，所述n管柵連接電極通過所述第二n管柵極鏤空與所述n管柵極接觸，所述n管源連接電極通過所述第二n管源極鏤空與所述n管源極接觸，所述互連電極通過所述第二n管漏極鏤空和所述第二p管漏極鏤空與所述n管漏極和所述p管漏極均接觸，所述p管柵連接電極位于所述p管柵極區(qū)域處，所述p管源連接電極通過所述第二p管源極鏤空與所述p管源極接觸。

44、相較于現(xiàn)有技術(shù)，本技術(shù)提供的技術(shù)方案至少具有以下優(yōu)點：

45、本技術(shù)提供了一種基于氮化鎵的p型晶體管及其制備方法，及基于氮化鎵的cmos器件及其制備方法，所述p型晶體管包括：依次疊層的襯底、緩沖層、溝道層、勢壘層、第一p型半導(dǎo)體層和第二p型半導(dǎo)體層，其中，所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層的禁帶寬度不同，且所述第一p型半導(dǎo)體層和所述第二p型半導(dǎo)體層耗盡所述溝道層與所述勢壘層界面處的二維電子氣；位于所述第二p型半導(dǎo)體層背離所述襯底一側(cè)的柵介質(zhì)層；位于所述第二p型半導(dǎo)體層背離所述襯底一側(cè)且分別位于有源區(qū)兩側(cè)的源極和漏極；位于所述柵介質(zhì)層背離所述襯底一側(cè)的柵極，所述柵極位于所述源極和所述漏極之間。

46、由上述內(nèi)容可知，本技術(shù)提供的技術(shù)方案，第一p型半導(dǎo)體層和第二p型半導(dǎo)體層的禁帶寬度不同，第一p型半導(dǎo)體層和第二p型半導(dǎo)體層之間存在極化效應(yīng)，使得二者界面處產(chǎn)生高濃度的二維空穴氣以降低導(dǎo)通電阻，因此，本技術(shù)提供的基于氮化鎵的p型晶體管具有電流密度高和導(dǎo)通電阻低的優(yōu)勢，使得本技術(shù)提供的基于氮化鎵的cmos器件具有更短的傳輸延時和更快的開關(guān)速度，提高了器件的性能。