半導體結(jié)構(gòu)及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體技術(shù)領(lǐng)域，特別涉及半導體結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0002]隨著系統(tǒng)芯片(SoC，System on Chip)將模擬電路和大規(guī)模數(shù)字系統(tǒng)集成在同一襯底上，由于數(shù)字狀態(tài)的開關(guān)瞬態(tài)電流較大，形成擾動電荷，這些擾動電荷能通過半導體襯底耦合進敏感的模擬電路中，形成襯底噪聲，從而對敏感的模擬電路產(chǎn)生嚴重的影響，因此減少襯底噪聲成為SoC設計中的重要問題之一。

【發(fā)明內(nèi)容】

[0003]本發(fā)明方案要解決的問題是:對于位于同一襯底上的數(shù)字電路和模擬電路，數(shù)字電路中形成的擾動電荷能通過半導體襯底耦合進敏感的模擬電路中，形成襯底噪聲。
[0004]為解決上述問題，本發(fā)明提供了一種半導體結(jié)構(gòu)，包括:
[0005]半導體襯底；位于所述半導體襯底內(nèi)的第一區(qū)域、第二區(qū)域，所述第一區(qū)域和所述第二區(qū)域內(nèi)分別形成有第一電路模塊和第二電路模塊；位于所述第一區(qū)域和第二區(qū)域之間的界面區(qū)域；位于所述第一區(qū)域內(nèi)的第一隔離阱和位于所述第二區(qū)域內(nèi)的第二隔離阱，所述第一隔離阱和第二隔離阱具有第一電阻率和第二電阻率；以及至少位于所述界面區(qū)域內(nèi)的保護區(qū)域，所述保護區(qū)域具有第三電阻率，所述第三電阻率大于所述第一電阻率且大于所述第二電阻率。
[0006]可選地，所述半導體襯底是P型襯底，所述半導體襯底的電阻率大于所述第一電阻率且大于所述第二電阻率，所述界面區(qū)域的部分直接作為所述保護區(qū)域。
[0007]可選地，所述保護區(qū)域通過在所述半導體襯底的界面區(qū)域采用N型離子低摻雜形成。
[0008]可選地，所述半導體結(jié)構(gòu)還包括:位于所述界面區(qū)域內(nèi)的淺溝槽隔離區(qū)，所述淺溝槽隔離區(qū)與所述保護區(qū)相接觸，共同將所述第一區(qū)域和第二區(qū)域分隔開。
[0009]可選地，所述半導體結(jié)構(gòu)還包括:位于所述保護區(qū)域內(nèi)的第一接地區(qū)域，所述第一接地區(qū)域電阻率小于所述第一電阻率且小于所述第二電阻率，所述第一接地區(qū)域接地信號。
[0010]可選地，所述保護區(qū)域還包括所述界面區(qū)域之外的第一區(qū)域的外圍或者第二區(qū)域的外圍。
[0011 ] 可選地，所述半導體結(jié)構(gòu)還包括:位于所述保護區(qū)域內(nèi)的第二接地區(qū)域，所述第二接地區(qū)域包圍所述第一區(qū)域或第二區(qū)域，所述第二接地區(qū)域的電阻率小于所述第一電阻率且小于所述第二電阻率，所述第二接地區(qū)域接地信號。
[0012]可選地，所述保護區(qū)域包括第一子保護區(qū)域和第二子保護區(qū)域，所述第一子保護區(qū)域包圍第一區(qū)域，所述第二子保護區(qū)域包圍第二區(qū)域。
[0013]可選地，所述半導體結(jié)構(gòu)還包括:位于所述保護區(qū)域內(nèi)的第三接地區(qū)域，所述第三接地區(qū)域包括包圍所述第一區(qū)域的第一子接地區(qū)域和包圍所述第二區(qū)域的第二子接地區(qū)域，所述第一子接地區(qū)域和第二子接地區(qū)域的電阻率低于所述第一電阻率且低于所述第二電阻率，所述第一子接地區(qū)域和第二子接地區(qū)域接地信號。
[0014]另外，本發(fā)明還提供了一種半導體結(jié)構(gòu)的形成方法，包括:
[0015]提供半導體襯底，所述半導體襯底包括第一區(qū)域、第二區(qū)域以及位于第一區(qū)域和第二區(qū)域之間的界面區(qū)域，所述第一區(qū)域用于形成第一電路模塊，所述第二區(qū)域用于形成第二電路模塊；在半導體襯底內(nèi)的所述第一區(qū)域和第二區(qū)域分別形成第一隔離阱和第二隔離阱，所述第一隔離阱和第二隔離阱具有第一電阻率和第二電阻率；以及至少在所述界面區(qū)域形成保護區(qū)域，所述保護區(qū)域具有第三電阻率，所述第三電阻率大于所述第一電阻率，所述第三電阻率大于第二電阻率。
[0016]可選地，所述半導體襯底是P型襯底，所述半導體襯底的電阻率大于所述第一電阻率，所述半導體襯底的電阻率大于所述第二電阻率，所述半導體襯底的界面區(qū)域的部分直接作為所述保護區(qū)域。
[0017]可選地，所述保護區(qū)域通過在所述半導體襯底的界面區(qū)域采用N型離子低摻雜形成。
[0018]可選地，所述半導體結(jié)構(gòu)的形成方法還包括在所述第一區(qū)域和第二區(qū)域之間的界面區(qū)域形成淺溝槽隔離區(qū)，所述淺溝槽隔離區(qū)與所述保護區(qū)相接觸共同將所述第一區(qū)域和第二區(qū)域分隔開。
[0019]可選地，所述半導體結(jié)構(gòu)的形成方法還包括在所述保護區(qū)域內(nèi)形成第一接地區(qū)域，所述第一接地區(qū)域電阻率小于所述第一電阻率且小于所述第二電阻率，所述第一接地區(qū)域接地信號。
[0020]可選地，所述保護區(qū)域還包括所述界面區(qū)域之外的第一區(qū)域的外圍或者第二區(qū)域的外圍。
[0021]可選地，所述半導體結(jié)構(gòu)的形成方法還包括在所述保護區(qū)內(nèi)形成第二接地區(qū)域，所述第二接地區(qū)域包圍所述第一區(qū)域或第二區(qū)域，所述第二接地區(qū)域的電阻率小于所述第一電阻率且小于所述第二電阻率，所述第二接地區(qū)域接地信號。
[0022]可選地，所述保護區(qū)域包括第一子保護區(qū)域和第二子保護區(qū)域，所述第一子保護區(qū)域包圍第一區(qū)域，所述第二子保護區(qū)域包圍第二區(qū)域。
[0023]可選地，所述半導體結(jié)構(gòu)的形成方法還包括在所述保護區(qū)域內(nèi)形成第三接地區(qū)域，所述第三接地區(qū)域包括包圍所述第一區(qū)域的第一子接地區(qū)域和包圍所述第二區(qū)域的第二子接地區(qū)域，所述第一子接地區(qū)域和第二子接地區(qū)域的電阻率低于所述第一電阻率且低于所述第二電阻率，所述第一子接地區(qū)域和第二子接地區(qū)域接地信號。
[0024]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0025]本發(fā)明技術(shù)方案中的第一電路模塊和第二電路模塊分別位于第一隔離阱和第二隔離阱中，第一隔離阱和第二隔離阱之間的保護區(qū)域的電阻率大于第一隔離阱的電阻率且大于第二隔離阱的電阻率，這樣，電荷很難從第一隔離阱或者第二隔離阱進入到該保護區(qū)域。因此，該保護區(qū)域減少了第一電路模塊和第二電路模塊之間的電荷流動，從而有效地減小了襯底噪聲對電路模塊的影響。
[0026]進一步地，保護區(qū)域還可以是環(huán)繞第一隔離阱或第二隔離阱的單保護環(huán)結(jié)構(gòu)，也可以是由環(huán)繞第一隔離阱的保護環(huán)和環(huán)繞第二隔離阱的保護環(huán)構(gòu)成的雙保護環(huán)結(jié)構(gòu)，保護環(huán)結(jié)構(gòu)可以有效地防止電荷在第一電路模塊和第二電路模塊之間流動，更好地減少了襯底噪聲。
[0027]另外，通過在保護區(qū)域內(nèi)形成高摻雜的接地區(qū)域且接地區(qū)域的電阻率小于第一隔離阱的電阻率且小于第二隔離阱的電阻率，可以將進入到保護區(qū)域內(nèi)的噪聲引至地端，從而進一步有效地減少了襯底噪聲。
[0028]在工藝方面，本發(fā)明技術(shù)方案中需要形成的阱區(qū)、淺溝槽隔離區(qū)和高摻雜區(qū)域在現(xiàn)有技術(shù)中也需要形成，所以本發(fā)明不需要更多的掩模板。
【附圖說明】
[0029]圖1為通常的一種減少襯底噪聲的半導體結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；
[0030]圖2為本發(fā)明一個實施例的半導體結(jié)構(gòu)100的剖面結(jié)構(gòu)示意圖；
[0031]圖3為圖2所示的半導體結(jié)構(gòu)100的俯視示意圖；
[0032]圖4為本發(fā)明一個實施例的半導體結(jié)構(gòu)200的剖面結(jié)構(gòu)示意圖；
[0033]圖5為本發(fā)明一個實施例的半導體結(jié)構(gòu)300的剖面結(jié)構(gòu)示意圖；
[0034]圖6為圖5所示的半導體結(jié)構(gòu)300的俯視圖；
[0035]圖7為本發(fā)明一個實施例的半導體結(jié)構(gòu)400的剖面結(jié)