6與源極5所產(chǎn)生的寄生電容位于薄膜晶體管的側(cè)面，從而可降低該寄生電容會對有源層4中載流子的運動的影響。此外，將源極5和漏極6均與柵極2同層設置，可有效的減小源極5與柵極2之間的寄生電容以及漏極6與柵極2之間的寄生電容。
[0057]優(yōu)選地，鈍化層7的介電常數(shù)小于2.8。在本實施例中，同層設置的柵極2和源極5之間的區(qū)域填充有鈍化層7，通過將鈍化層7的材料設置為介電常數(shù)小于2.8(低介電常數(shù))的材料，從而在保證絕緣性能的同時，還能有效降低柵極2與源極5和漏極6之間的寄生電容，從而有效降低該寄生電容對薄膜晶體管的影響。本實施例中，鈍化層7的材料具體可以為S1C。
[0058]此外，在本實施例提供的薄膜晶體管中，由于鈍化層7完全覆蓋有源層4，因此該鈍化層7可有效的避免外部水氣對有源層4的產(chǎn)生不良影響。
[0059]本實施例中，柵極2、源極5和漏極6同層設置，三者可同步形成。作為本實施例的一種可選方案，柵極2、源極5和漏極6均為雙層結(jié)構(gòu)。具體地，柵極2包括，柵導電圖形21和位于柵導電圖形21上方的柵阻隔圖形22，源極5包括:源導電圖形51和位于源導電圖形51上方的源阻隔圖形52，漏極6包括:漏導電圖形61和位于漏導電圖形61上方的漏阻隔圖形62，柵導電圖形21、源導電圖形51和漏導電圖形61同層設置且可同步形成，柵阻隔圖形22、源阻隔圖形52和漏阻隔圖形62同層設置且可同步形成。其中，柵導電圖形21、源導電圖形51和漏導電圖形61均主要用于導電，柵阻隔圖形22、源阻隔圖形52和漏阻隔圖形62均主要用于防止對應的各導電層材料的擴散。
[0060]具體地，柵導電圖形21、源導電圖形51和漏導電圖形61的材料為銅。由于銅材料不但具備較低的電阻，而且銅材料在進行刻蝕時能形成較優(yōu)的輪廓，因此利用銅材料以制備各導電圖形，不僅可以保證各導電圖形的導電效率，同時還能保證各導電圖形的形狀的精準度。與此同時，柵阻隔圖形22、源阻隔圖形52和漏阻隔圖形62的材料為鈦。鈦材料的物理性質(zhì)較為穩(wěn)定，其可有效的阻止銅的擴散。
[0061]可選地，柵絕緣層3的介電常數(shù)大于3.9。當柵絕緣層3的材料設置為介電常數(shù)大于3.9 (高介電常數(shù))的材料時，該柵絕緣層3可對電流進行較好的阻擋，從而可減小薄膜晶體管的漏電流，進而可降低薄膜晶體管的內(nèi)部功耗。在本實施例中，柵絕緣層3的材料具體可以為 Al2O3' Ta2O5' Ti02、HfO2> Zr02、La203> Pr2O3中的至少一種。
[0062]實施例二
[0063]圖3為本發(fā)明實施例二提供的薄膜晶體管的制備方法的流程圖，如圖3所示，該制備方法包括:
[0064]步驟101:在襯底基板的上方形成柵極、源極和漏極，柵極、源極和漏極同層設置。
[0065]在步驟101中，通過構(gòu)圖工藝可同步形成柵極2、源極5和漏極6。
[0066]需要說明的是，本發(fā)明中的構(gòu)圖工藝是指包含了光刻膠涂布、曝光、顯影、刻蝕、光刻膠剝離等工序。
[0067]步驟102:在襯底基板、柵極、源極和漏極的上方形成柵絕緣層。
[0068]在步驟102中，通過氣相沉積工藝以在步驟101所形成的結(jié)構(gòu)的上方沉積一層柵絕緣層3材料。
[0069]步驟103:在柵絕緣層的上方形成有源層。
[0070]在步驟103中，通過一次構(gòu)圖工藝在柵絕緣層3的上方形成有源層4。其中，有源層4的材料為氧化物半導體。
[0071]步驟104:在有源層和柵絕緣層的上方形成鈍化層，鈍化層上對應有源層的位置設置有第一過孔和第二過孔，鈍化層和柵絕緣層上對應源極和漏極的位置分別設置有第三過孔和第四過孔。
[0072]在步驟104中，首先，通過等離子體增強化學氣相沉積工藝(Plasma EnhancedChemical Vapor Deposit1n，簡稱PECVD)在步驟103所形成的結(jié)構(gòu)的上方沉積一層鈍化層7材料。然后，通過刻蝕工藝在鈍化層7上對應有源層4的位置設置有第一過孔81和第二過孔91，以及在鈍化層7和柵絕緣層3上對應源極5和漏極6的位置分別設置有第三過孔82和第四過孔92。需要說明的是，本實施例中第一過孔81、第二過孔91、第三過孔82和第四過孔92可通過一次構(gòu)圖工藝形成。
[0073]步驟105:在鈍化層的上方形成第一連接圖形和第二連接圖形，第一連接圖形與第二連接圖形同層設置，第一連接圖形通過第一過孔和第三過孔分別與有源層和源極連接，第二連接圖形通過第二過孔和第四過孔分別與有源層和漏極連接。
[0074]在步驟105中，通過一次構(gòu)圖工藝在鈍化層7的上方形成第一連接圖形8和第二連接圖形9。源極5可通過第一連接圖形8與有源層4連接，漏極6通過第二連接圖形9與有源層4連接。本實施例中，該第一連接圖形8和第二連接圖形9的材料可以為IT0。
[0075]在通過上述步驟101?步驟105所制備出的薄膜晶體管中，由于源極5和漏極6均與柵極2同層設置，可使得源極5和漏極6與源極5所產(chǎn)生的寄生電容位于薄膜晶體管的側(cè)面，從而可減小該寄生電容對薄膜晶體管的影響，進而可有效提升薄膜晶體管的性能。此外，將源極5和漏極6均與柵極2同層設置，可有效的減小源極5與柵極2之間的寄生電容以及漏極6與柵極2之間的寄生電容。與此同時，由于鈍化層7完全覆蓋有源層4，因此該鈍化層7可有效的避免外部水氣對有源層4的產(chǎn)生不良影響
[0076]實施例三
[0077]圖4為本發(fā)明實施例三提供的薄膜晶體管的制備方法的流程圖，圖5a?5e為制備圖2所示的薄膜晶體管的中間結(jié)構(gòu)的截面示意圖，如圖4和圖5a?5e所示，該制備方法用于制備圖2所示的薄膜晶體管，該制備方法包括:
[0078]步驟201:通過一次構(gòu)圖工藝在襯底基板的上方形成柵導電圖形、源導電圖形和漏導電圖形。
[0079]參見圖5a，在步驟201中，柵導電圖形21、源導電圖形51和漏導電圖形61的材料均為銅，步驟301具體包括:
[0080]步驟2011:通過沉積工藝在襯底基板的上方沉積一層銅膜。
[0081]步驟2012:對銅膜進行濕法刻蝕形成柵導電圖形21、源導電圖形51和漏導電圖形
61ο
[0082]步驟202:通過一次構(gòu)圖工藝在柵導電圖形21上方形成柵阻隔圖形22，在源導電圖形51的上方形成源阻隔圖形52，以及在漏導電圖形61的上方形成漏阻隔圖形62。
[0083]參見圖5b，在步驟202中，柵阻隔圖形22、源阻隔圖形52和漏阻隔圖形62的材料均為鈦，步驟302具體包括:
[0084]步驟2021:通過沉積工藝在襯底基板、柵導電圖形21、源導電圖形51和漏導電圖形61的上方沉積一層鈦膜。
[0085]步驟2022:對鈦膜進行干法刻蝕以在柵導電圖形21上方形成柵阻隔圖形22，在源導電圖形51的上方形成源阻隔圖形52，以及在漏導電圖形61的上方形成漏阻隔圖形62。
[0086]此時，層疊的柵導電圖形21和柵阻隔圖形22構(gòu)成柵極2，層疊的源導電圖形51和源阻隔圖形52構(gòu)成源極5，層疊的漏導電圖形61和漏阻隔圖形62構(gòu)成漏。該雙層結(jié)構(gòu)的各電極(柵極2、源極5和漏極6)不僅具備良好的導電性，而且還具備良好的穩(wěn)定性(不會發(fā)生擴散現(xiàn)象)。
[0087]步驟203:在襯底基板、柵極、源極和漏極的上方形成柵絕緣層。
[0088]參見圖5c，在步驟203中，通過氣相沉積工藝以在步驟302所形成的結(jié)構(gòu)的上方沉積一層柵絕緣層3材料，其中該柵絕緣層3材料為介電常數(shù)大于3.9的材料，具體地，該該柵絕緣層 3 材料為 A1203、Ta2O5, T12, HfO2, ZrO2, La203、Pr2O3中的至少一種。
[0089]步驟204:通過一次構(gòu)圖工藝在柵絕緣層的上方形成有源層。
[0090]參見圖5d，在步驟204中，通過一次構(gòu)圖工藝在柵絕緣層3的上方形成有源層4。其中，有源層4的材料為氧化物半導體。
[0091]步驟205:在有源層和柵絕緣層的上方形成鈍化層，鈍化層上對應有源層的位置設置有第一過孔和第二過孔，鈍化層和柵絕緣層上對應源極和漏極的位置分別設置有第三過孔和第四過孔。
[0092]參見圖5e，在步驟205中，鈍化層7的介電常數(shù)小于2.8，具體地，鈍化層7的材料可以為S1C。
[0093]步驟206:通過一次構(gòu)圖工藝在鈍化層的上方形成第一連接圖形和第二連接圖形，第一連接圖形與第二連接圖形同層設置，第一連接圖形通過第一過孔和第三過孔分別與有源層和源極連接，第二連接圖形通過第二過孔和第四過孔分別與有源層和漏極連接。
[0094]參見圖2，通過設置第一連接圖形8和第二連接圖形9，以使得源極5和漏極6均與有源層4連接。
[0095]步驟207:對薄膜晶體管進行退火處理。
[0096]在步驟307中，通過對薄膜晶體管進行退火處理，可以使得柵絕緣層3中部分氧原子進行擴散，從柵絕緣層3中擴散出的氧原子可以對有源層4中的氧空位進行修補，從而保證了有源層4的穩(wěn)定性。此外，從柵絕緣層3中擴散出的氧原子還可以將柵阻隔圖形22、源阻隔圖形52和漏阻隔圖形62中的部分鈦金屬氧化成T12,該1102不僅可以起到阻擋銅金屬的擴散的作用，同時位于源阻