一種制作半導體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體器件工藝，具體地，本發(fā)明涉及一種半導體器件的制作方法。
【背景技術(shù)】
[0002]隨著半導體技術(shù)的不斷發(fā)展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導體工業(yè)已經(jīng)進步到納米技術(shù)工藝節(jié)點，特別是當半導體器件尺寸降到20nm或以下時，半導體器件的制備受到各種物理極限的限制。
[0003]集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導體場效應晶體管(M0S)，隨著半導體集成電路工業(yè)技術(shù)日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。對于具有更先進的技術(shù)節(jié)點的CMOS而言，后高K/金屬柵極(high-k and metal last)技術(shù)已經(jīng)廣泛地應用于CMOS器件中，以避免高溫處理工藝對器件的損傷。同時，需要縮小CMOS器件柵極介電層的等效氧化層厚度(EOT),例如縮小至約1.lnm。在后高K (high-k last, HK last process)技術(shù)中，為了到達較小的EOT的厚度,采用化學氧化物界面層(chemical oxide IL)代替熱柵氧化物層(thermal gate oxide)。
[0004]在目前的“后高K/后金屬柵極(high-K&gate last) ”技術(shù)中，包括提供基底，所述基底上形成有虛擬多晶硅柵極和柵極氧化層、及位于所述基底上覆蓋所述虛擬柵結(jié)構(gòu)的層間介質(zhì)層；去除虛擬多晶硅柵極和柵極氧化層以形成柵極溝槽；在柵極溝槽上形成較薄的界面層，接著，在界面層上柵極溝槽中沉積形成高K介電層，然后，在柵極溝槽中高K介電層上沉積形成功函數(shù)層和金屬電極層，然后采用化學機械研磨(CMP)去除多余的功函數(shù)層和金屬電極層，以形成金屬柵極。
[0005]如圖1A-1D所示，為現(xiàn)有技術(shù)中使用“后柵極(high-K&gate last) ”的方法制作的半導體器件結(jié)構(gòu)的橫截面示意圖，如圖1A所示,半導體襯底100包括core area(核心區(qū)域)和10 area (輸入輸出區(qū)域)，在半導體襯底100上形成有虛擬柵極101A、101B，虛擬柵極101A、101B包括柵極介電層102A、102B,虛擬柵極材料層103A、103B以及位于柵極介電層和虛擬柵極材料層兩側(cè)的側(cè)墻，在半導體襯底上形成接觸孔刻蝕停止層104和層間介電層105，執(zhí)行化學機械研磨(CMP)去除氧化物和氮化硅使得層間介電層和虛擬柵極結(jié)構(gòu)的頂部齊平。
[0006]如圖1B所示，去除虛擬柵極101A、101B中的虛擬柵極材料層103A、103B以露出柵極介電層102A、102B以及側(cè)墻，形成溝槽106A、106B。
[0007]如圖1C所示，在半導體襯底100上形成底部抗反射涂層107，底部抗反射涂層107填充溝槽106AU06B且覆蓋側(cè)墻、接觸孔刻蝕停止層104和層間介電層105。在底部抗反射涂層107上形成圖案化的光刻膠層108，圖案化的光刻膠層108覆蓋10區(qū)域露出Core區(qū)域。
[0008]如圖1D所示，接著采用干法刻蝕去除core區(qū)域中的底部抗反射涂層以去除柵極介電層102A。
[0009]現(xiàn)有技術(shù)中使用“后柵極(high-K&gate last) ”工藝形成金屬柵極的方法中，采用干法刻蝕去除core區(qū)域中的底部抗反射涂層的過程中將損傷半導體器件并且降低Core區(qū)域中器件的性能。
[0010]因此，需要一種新的半導體器件的制作方法，以解決現(xiàn)有技術(shù)中的問題。
【發(fā)明內(nèi)容】
[0011]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0012]為了有效解決上述問題，本發(fā)明提出了一種半導體器件的制作方法，包括:提供半導體襯底，所述半導體襯底包括第一區(qū)域和第二區(qū)域；在所述第一區(qū)域和第二區(qū)域中的所述半導體襯底上形成第一虛擬柵極結(jié)構(gòu)和第二虛擬柵極結(jié)構(gòu)，其中所述第一虛擬柵極結(jié)構(gòu)包括第一虛擬柵極材料層和第一柵極氧化層，所述第二虛擬柵極結(jié)構(gòu)包括第二虛擬柵極材料層和第二柵極氧化層；去除所述第二虛擬柵極結(jié)構(gòu)中的所述第二虛擬柵極材料層露出所述第二柵極氧化層以形成第一溝槽；在所述半導體襯底上形成底部抗反射涂層，其中所述底部抗反射涂層填充所述第一溝槽；回刻蝕所述底部抗反射涂層以露出所述第一虛擬柵極結(jié)構(gòu)中的所述第一虛擬柵極材料層；去除所述第一虛擬柵極結(jié)構(gòu)中的所述第一虛擬柵極材料層和所述第一柵極氧化層以形成第二溝槽；去除所述第一溝槽中的所述底部抗反射涂層以露出所述第二柵極氧化層。
[0013]優(yōu)選地，所述底部抗反射涂層的材料為DUO或者非晶碳，虛擬柵極材料層的材料為非晶硅、多晶硅或者摻雜的硅。
[0014]優(yōu)選地，采用干法刻蝕或者濕法刻蝕去除所述溝槽中的所述底部抗反射涂層。
[0015]優(yōu)選地，所述第一區(qū)域為核心區(qū)域，所述第二區(qū)域為輸入輸出區(qū)域。
[0016]優(yōu)選地，所述第一柵極氧化層的厚度為5埃至30埃，所述第二柵極氧化層的厚度為20埃至100埃。
[0017]優(yōu)選地，采用干法刻蝕、濕法刻蝕或者氣相法刻蝕去除所述第一虛擬柵極結(jié)構(gòu)中的所述第一柵極氧化層。
[0018]優(yōu)選地，采用干法刻蝕、濕法刻蝕或者干-濕混合刻蝕去除所述第一虛擬柵極結(jié)構(gòu)中的所述第一虛擬柵極材料層和所述第二虛擬柵極結(jié)構(gòu)中的所述第二虛擬柵極材料層。
[0019]綜上所述，在本發(fā)明提出了一種新的去除Core區(qū)域中虛擬柵極材料層的方法，采用沉積底部抗反射涂層覆蓋1器件區(qū)域來去除Core區(qū)域中的虛擬柵極材料層和虛擬柵極氧化層，以避免對半導體器件產(chǎn)生損傷的問題和避免光刻膠殘留的問題，最終提高了半導體器件的性能。
【附圖說明】
[0020]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0021]圖1A-1D為現(xiàn)有技術(shù)中使用“后柵極(high-K&gate last) ”的方法制作的半導體器件結(jié)構(gòu)的橫截面示意圖；
[0022]圖2A-2G為根據(jù)本發(fā)明一個實施方式使用“后柵極(high-K&gate last) ”的方法制作的半導體器件的相關(guān)步驟所獲得的器件的剖面結(jié)構(gòu)示意圖；
[0023]圖3為根據(jù)本發(fā)明一個實施方式使用“后柵極(high-K&gate last) ”的方法制作的半導體器件的工藝流程圖。
【具體實施方式】
[0024]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0025]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明所述半導體器件的制備方法。顯然，本發(fā)明的施行并不限于半導體領(lǐng)域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0026]應予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式。此外，還應當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0027]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0028]下面將結(jié)合圖2A-2G對本發(fā)明所述半導體器件的制備方法進行詳細描述。首先參照圖2A，提供半導體襯底200，所述半導體襯底200具有有源區(qū)；
[0029]具體地，在本發(fā)明的一【具體實施方式】中所述半導體襯底200可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI )、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。在本發(fā)明的一【具體實施方式】中優(yōu)選絕緣體上娃(SOI),所述絕緣體上娃(SOI)包括從下往上依次為支撐襯底、氧化物絕緣層以及半導體材料層，但并不局限于上述示例。
[0030]在