存儲器件及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種存儲器件及其形成方法。
【背景技術(shù)】
[0002]在目前的半導(dǎo)體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型:模擬電路、數(shù)字電路和數(shù)/模混合電路，其中存儲器件是數(shù)字電路中的一個重要類型。近年來，在存儲器件中，閃存(flash memory)的發(fā)展尤為迅速。閃存的主要特點是在不加電的情況下能長期保持存儲的信息，因此被廣泛應(yīng)用于各種急需要存儲的數(shù)據(jù)不會因電源中斷而消失，有需要重復(fù)讀寫數(shù)據(jù)的存儲器。而且，閃存具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點，因而在微機(jī)、自動化控制等多項領(lǐng)域得到了廣泛的應(yīng)用。因此，如何提升閃存的性能、并降低成本成為一個重要課題。
[0003]其次，發(fā)展高密度閃存技術(shù)，有利于各類隨身電子設(shè)備的性能提高，例如以閃存作為數(shù)碼相機(jī)、筆記本電腦或平板電腦等電子設(shè)備中的存儲器件。因此，降低閃存單元的尺寸，并以此降低閃存單元的成本是技術(shù)發(fā)展的方向之一。對于或非門(NOR)電擦除隧穿氧化層(ETOX, Erase Through Oxide)閃存存儲器(Flash Memory)來說,采用自對準(zhǔn)電接觸(Self-Align Contact)工藝能夠使閃存存儲單元的尺寸縮小。
[0004]圖1是采用自對準(zhǔn)電接觸工藝形成的閃存存儲器件的剖面結(jié)構(gòu)示意圖，包括:襯底100，所述襯底100表面具有若干相鄰的存儲單元101，所述存儲單元101包括:位于襯底100表面的隧穿氧化層110、位于隧穿氧化層110表面的浮柵層111、位于浮柵層111表面的絕緣層112、位于絕緣層112表面的控制柵層113、以及位于控制柵層113表面的氮化硅層114 ;位于相鄰存儲單元101之間的襯底100內(nèi)的源區(qū)或漏區(qū)102 ;位于所述存儲單元101兩側(cè)襯底100表面的側(cè)墻103 ;位于側(cè)墻103表面、氮化硅層114表面以及相鄰存儲單元101之間襯底100表面的電互連結(jié)構(gòu)105。
[0005]然而，現(xiàn)有技術(shù)形成的閃存存儲單元性能較差，且尺寸有待縮減。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種存儲器件及其形成方法，所形成的存儲器件性能改善、尺寸縮小。
[0007]為解決上述問題，本發(fā)明提供一種存儲器件的形成方法，包括:提供襯底，所述襯底具有存儲區(qū)和外圍區(qū)，所述存儲區(qū)的襯底表面具有若干相鄰的存儲單元，所述存儲單元包括:位于襯底表面的第一介質(zhì)層、位于第一介質(zhì)層表面的浮柵層、位于浮柵層表面的第二介質(zhì)層、位于第二介質(zhì)層表面的控制柵層、以及位于控制柵層表面的第一掩膜層，所述外圍區(qū)的襯底表面具有器件結(jié)構(gòu)；在襯底、存儲單元和器件結(jié)構(gòu)表面形成第二掩膜薄膜、以及位于第二掩膜薄膜表面的第三掩膜薄膜；回刻蝕所述第三掩膜薄膜，直至暴露出外圍區(qū)的第二掩膜薄膜為止，在存儲區(qū)的第二掩膜薄膜表面形成第三掩膜層，所述第三掩膜層至少暴露出部分控制柵層側(cè)壁表面的第二掩膜薄膜；以所述第三掩膜層為掩膜，刻蝕所述第二掩膜薄膜，直至暴露出外圍區(qū)的襯底和器件結(jié)構(gòu)表面，并至少暴露出部分控制柵層的側(cè)壁表面，形成第二掩膜層；以所述第二掩膜層為掩膜，采用自對準(zhǔn)硅化工藝在器件結(jié)構(gòu)表面、以及控制柵層暴露出的側(cè)壁表面形成硅化物層。
[0008]可選的，所述自對準(zhǔn)硅化工藝包括:采用沉積工藝在暴露出的控制柵層側(cè)壁表面、第一掩膜層表面、外圍區(qū)的襯底表面、以及器件結(jié)構(gòu)表面形成金屬層；采用退火工藝使所述金屬層的材料進(jìn)入控制柵層側(cè)壁和器件結(jié)構(gòu)暴露出的表面內(nèi)，形成硅化物層；在退火工藝之后，去除剩余的金屬層。
[0009]可選的，所述金屬層的材料為鎳、鈷、鈦、鉭中的一種或多種組合。
[0010]可選的，所述硅化物層的材料為鎳硅、鈷硅、硅化鈦、硅化鉭中的一種或多種組合。
[0011]可選的，所述金屬層的形成工藝為化學(xué)液相沉積工藝、化學(xué)氣相沉積工藝或物理氣相沉積工藝。
[0012]可選的，所述回刻蝕第三掩膜薄膜的工藝為各向異性的干法刻蝕工藝。
[0013]可選的，所述自對準(zhǔn)硅化工藝之前，去除所述第三掩膜層。
[0014]可選的，所述第一掩膜層、第二掩膜層和第三掩膜層的材料不同，所述第一掩膜層、第二掩膜層或第三掩膜層的材料為氧化娃、氮化娃、氮氧化娃、無定形碳或低K介質(zhì)材料。
[0015]可選的，所述第三掩膜層的材料還能夠為光刻膠。
[0016]可選的，所述第一介質(zhì)層的材料為氧化硅，所述第二介質(zhì)層的材料為氧化硅、氮化硅、氮氧化硅中的一種或多種組合。
[0017]可選的，所述浮柵層和控制柵層的材料為多晶硅。
[0018]可選的，所述器件結(jié)構(gòu)為柵極結(jié)構(gòu)、電容結(jié)構(gòu)、熔絲結(jié)構(gòu)、電阻結(jié)構(gòu)中的一種或多種。
[0019]可選的，在所述回刻蝕工藝之后，所述器件結(jié)構(gòu)暴露出的表面中，至少部分表面材料為多晶娃。
[0020]可選的，所述存儲單元兩側(cè)的襯底內(nèi)具有摻雜區(qū)。
[0021]可選的，還包括:在形成硅化物層之后，去除第二掩膜；在去除第二掩膜層之后，在存儲單元兩側(cè)的襯底表面形成側(cè)墻；在襯底、側(cè)墻和存儲單元表面形成第三介質(zhì)層，所述第三介質(zhì)層內(nèi)具有暴露出若干第一掩膜層頂部表面、側(cè)墻表面和相鄰存儲單兀之間襯底表面的開口 ；在側(cè)墻表面、第一掩膜層的頂部表面以及相鄰存儲單元之間的襯底表面形成導(dǎo)電結(jié)構(gòu)。
[0022]相應(yīng)的，本發(fā)明還提供一種采用上述任一項方法所形成的存儲器件，包括:提供襯底，所述襯底具有存儲區(qū)和外圍區(qū)；位于所述存儲區(qū)的襯底表面若干相鄰的存儲單元，所述存儲單兀包括:位于襯底表面的第一介質(zhì)層、位于第一介質(zhì)層表面的浮柵層、位于浮柵層表面的第二介質(zhì)層、位于第二介質(zhì)層表面的控制柵層、以及位于控制柵層表面的第一掩膜層；位于所述外圍區(qū)的襯底表面的器件結(jié)構(gòu)；至少位于部分控制柵層側(cè)壁表面以及器件結(jié)構(gòu)表面的硅化物層。
[0023]可選的，相鄰存儲單元的之間的襯底內(nèi)具有摻雜區(qū)。
[0024]可選的，位于所述存儲單元兩側(cè)的襯底表面的側(cè)墻；位于側(cè)墻表面、第一掩膜層的頂部表面以及相鄰存儲單元之間的摻雜區(qū)表面的導(dǎo)電結(jié)構(gòu)。
[0025]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0026]本發(fā)明的存儲器件的形成方法中，在襯底、存儲單元和器件結(jié)構(gòu)表面形成第二掩膜薄膜和第三掩膜薄膜，由于所述相鄰存儲單元之間的距離較小，使的相鄰存儲單元之間溝槽的深寬比較大，而且所述第三掩膜薄膜同時以垂直于存儲單元側(cè)壁的方向、以及垂直于襯底表面的方向生長，因此形成于所述溝槽內(nèi)的第三掩膜薄膜垂直于襯底方向的厚度大于外圍區(qū)形成的第三掩膜薄膜厚度，從而在后續(xù)回刻蝕所述第三掩膜薄膜至暴露出外圍區(qū)的第二掩膜薄膜后，存儲區(qū)的第二掩膜薄膜表面仍剩余部分第三掩膜層，且所述第三掩膜層至少暴露出位于部分控制柵層側(cè)壁表面的第二掩膜薄膜。后續(xù)以所述第三掩膜層刻蝕第二掩膜薄膜之后，能夠至少暴露出部分控制柵層側(cè)壁表面。因此，在采用自對準(zhǔn)硅化工藝在外圍區(qū)的器件結(jié)構(gòu)表面硅化物層時，能夠相應(yīng)的在控制柵層暴露出的側(cè)壁表面形成硅化物層。所形成的控制柵層電阻減小，降低了驅(qū)動電壓和能耗；而且，由于驅(qū)動所述控制柵層的電壓降低，使字線帶的數(shù)量減少，從而縮小了芯片或集成電路的尺寸，使集成度提高。
[0027]進(jìn)一步，在形成硅化物層之后，采用自對準(zhǔn)電接觸工藝在相鄰存儲單元之間的摻雜區(qū)表面形成導(dǎo)電結(jié)構(gòu)，所形成的導(dǎo)電結(jié)構(gòu)通過沉積工藝形成于側(cè)墻表面、第一掩膜層的頂部表面以及相鄰存儲單元之間的摻雜區(qū)表面，所形成的導(dǎo)電結(jié)構(gòu)不會受到相鄰存儲單元之間尺寸的限制，有利于促進(jìn)存儲單元的密度提高。
[0028]本發(fā)明的存儲器件中，至少部分控制柵層側(cè)壁表面以及器件結(jié)構(gòu)表面具有硅化物層，所述硅化物層能夠使控制柵層的電阻減小，從而降低了驅(qū)動電壓和能耗。而且，由于驅(qū)動所述控制柵層的電壓降低，使字線帶的數(shù)量減少，從而縮小了芯片或集成電路的尺寸，使集成度提聞。
【附圖說明】
[0029]圖1是采用自對準(zhǔn)電接觸工藝形成的閃存存儲器件的剖面結(jié)構(gòu)示意圖；
[0030]圖2至圖8是本發(fā)明實施例的存儲器件的形成過程的剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0031]如【背景技術(shù)】所述，現(xiàn)有技術(shù)形成的閃存存儲單元性能較差，且尺寸有待縮減。
[0032]經(jīng)過研究發(fā)現(xiàn)，隨著半導(dǎo)體器件尺寸縮小、密度提高，相鄰存儲單元101之間的距離縮小，使得相鄰存儲單元101之間的空間不足以形成連接源區(qū)或漏區(qū)102的導(dǎo)電插塞，為了實現(xiàn)與所述源區(qū)或漏區(qū)102的電連接，如圖1所示，需要采用自對準(zhǔn)電接觸工藝形成電互連結(jié)構(gòu)105。
[0033]請繼續(xù)參考圖1，所述自對準(zhǔn)電接觸工藝包括:在襯底100表面、側(cè)墻103表面和存儲單元101表面形成介質(zhì)層106，在所述介質(zhì)層106表面形成光刻膠層(未示出)，所述光刻膠層暴露出若干存儲單元101的對應(yīng)位置；以所述光刻膠層刻蝕所述介質(zhì)層106，直至暴露出氮化娃層114表面和襯底100表面為止,在介質(zhì)層106內(nèi)形成開口(未不出);在所述開口內(nèi)形成電互連結(jié)構(gòu)105。所形成的電互連結(jié)構(gòu)105與襯底100表面相接觸，從而能夠?qū)υ磪^(qū)或漏區(qū)105施加電壓。而且，所述電互連結(jié)構(gòu)105通過側(cè)墻103與浮柵層111電隔離、通過氮化硅層114和側(cè)墻103與控制柵層113電隔離。其中，所述氮化硅層114能夠在刻蝕介質(zhì)層106以形成開口的過程中，保護(hù)控制柵層113頂部表面，并且使后續(xù)形成于開口內(nèi)的電互連結(jié)構(gòu)