具有提升輻射抗擾度的集成電路的制作方法
【技術(shù)領(lǐng)域】
[0001]實施例通常涉及集成電路，且確切地說，涉及具有提升輻射抗擾度的集成電路及形成集成電路的方法。
【背景技術(shù)】
[0002]集成電路為電子裝置的重要元件。然而，集成電路的操作可受輻射沖擊影響。隨著集成電路的電路元件的尺寸的減小，存儲于集成電路中的數(shù)據(jù)更有可能被輻射沖擊損壞，所述輻射沖擊常常被稱作單粒子翻轉(zhuǎn)(SEU)撞擊。此些輻射沖擊可改變或“翻轉(zhuǎn)”存儲于存儲器元件中的數(shù)據(jù)。損壞的數(shù)據(jù)可能影響集成電路的性能。在一些情況下，損壞的數(shù)據(jù)可使得集成電路不可用，直到在存儲器中恢復(fù)正確數(shù)據(jù)為止。雖然存在既檢測又校正數(shù)據(jù)誤差而不必重新加載整個存儲器的技術(shù)，但此些技術(shù)具有顯著限制。
[0003]輻射沖擊產(chǎn)生少數(shù)載流子，其可翻轉(zhuǎn)集成電路的某些區(qū)中的電荷濃度。吸收在SEU撞擊期間產(chǎn)生的少數(shù)載流子的常規(guī)技術(shù)依賴于具有高重組率的“埋層”。然而，展示了此層導致相反結(jié)果的實驗。也就是說，SEU速率因高摻雜P+埋層排斥少數(shù)載流子或電荷(例如P襯底中的電子)而增加。因此，解決SEU撞擊的影響的常規(guī)方法未能防止不合需要的數(shù)據(jù)損失。

【發(fā)明內(nèi)容】

[0004]描述具有提升輻射抗擾度的集成電路。集成電路包括襯底；形成于襯底上且具有存儲器單元的N型晶體管的P阱；及形成于襯底上且具有存儲器單元的P型晶體管的N阱；其中N阱具有用于容納P型晶體管的最小尺寸。
[0005]根據(jù)替代實施例，具有提升輻射抗擾度的集成電路包括襯底；形成于襯底上且具有存儲器單元的具有冗余節(jié)點的N型晶體管的P阱；及形成于襯底上且具有存儲器單元的P型晶體管的N阱；其中與第一對冗余節(jié)點相關(guān)聯(lián)的N型晶體管由與第二對冗余節(jié)點相關(guān)聯(lián)的N型晶體管分離。
[0006]形成具有提升輻射抗擾度的集成電路的方法包括提供襯底；在襯底上形成P阱，P阱具有存儲器單元的N型晶體管；及在襯底上形成N阱，N阱具有存儲器單元的P型晶體管；其中與第一對冗余節(jié)點相關(guān)聯(lián)的N型晶體管由與第二對冗余節(jié)點相關(guān)聯(lián)的N型晶體管分離。
【附圖說明】
[0007]圖1為集成電路的截面圖；
[0008]圖2為6晶體管存儲器單元的電路圖；
[0009]圖3為8晶體管存儲器單元的電路圖；
[0010]圖4為具有減小大小的N阱的圖2的電路的俯視圖；
[0011]圖5為具有減小大小的N阱及P抽頭的圖2的電路的俯視圖；
[0012]圖6為圖5的集成電路的截面圖；
[0013]圖7為12T存儲器元件的電路圖；
[0014]圖8為具有減小大小的N阱的圖7的電路的俯視圖；
[0015]圖9為具有提供提升輻射抗擾度的晶體管的預(yù)定布置的圖7的電路的俯視圖；
[0016]圖10為根據(jù)圖9的布置且進一步具有減小大小的N阱的圖7的電路的俯視圖；
[0017]圖11為根據(jù)圖10的布置且具有N阱的另一減小大小的圖7的電路的俯視圖；
[0018]圖12為根據(jù)圖11的布置且進一步具有N阱中的P型晶體管的預(yù)定布置的圖7的電路的俯視圖；
[0019]圖13為展示存儲器陣列中的P抽頭的集成電路的俯視圖；
[0020]圖14為展示根據(jù)替代布置的存儲器陣列中的P抽頭的集成電路的俯視圖；
[0021]圖15A到I?為展示圖6的存儲器陣列的存儲器單元的形成的一系列截面圖；
[0022]圖16為用于編程具有可編程資源的裝置的系統(tǒng)的框圖；
[0023]圖17為可實施圖2到15的電路的具有可編程資源的裝置的框圖；
[0024]圖18為圖17的裝置的可配置邏輯元件的框圖；
[0025]圖19為展示實施集成電路的方法的流程圖，及
[0026]圖20為展示形成集成電路的方法的流程圖。
【具體實施方式】
[0027]首先轉(zhuǎn)而參看圖1，展示集成電路的截面圖。圖1的集成電路包括P型晶片102及P外延(p-epi)層104。P講106及η講108形成于ρ外延層104中。晶體管元件形成于ρ阱106及η阱108中。確切地說，ρ阱106中的第一晶體管包括源極區(qū)110、漏極區(qū)112及柵極114，如圖所示。η阱108中的第二晶體管包括源極區(qū)116、漏極區(qū)118及柵極120。圖1的晶體管是作為實例展示，且可以用于例如存儲器單元中。然而，如將在下文更詳細地描述，對集成電路作出各種提升以防止不合需要的少數(shù)電荷改變存儲器元件的存儲狀態(tài)。
[0028]半導體裝置上的輻射沖擊可產(chǎn)生具有特定電荷(即，所述區(qū)的多數(shù)電荷)的區(qū)中的不合需要的少數(shù)電荷。此些輻射沖擊可影響存儲器裝置的存儲元件。存儲器裝置的數(shù)據(jù)的不合需要的改變通常被稱作單粒子翻轉(zhuǎn)(SEU)?；パa金屬氧化物半導體(CMOS)靜態(tài)隨機存取存儲器(SRAM)中的SEU可由兩個效果引起:在NMOS裝置的“η+”漏極(其斷開)處的高電位放電到低電位，及從在PMOS的“ρ+”漏極(其斷開)處的零電位充電到較高電位。接近η阱的SRAM存儲器的SEU的速率是歸因于在η阱邊界處發(fā)生的電荷的光伏分離。電荷的此分離導致P阱中的電位的增加及η阱的電位的降低。此對η阱及ρ阱兩者中的所有ρ-η結(jié)施加正向偏壓。結(jié)果，具有接近接地的電位的節(jié)點(即，邏輯“O”節(jié)點)充電，且具有高電位(即，邏輯“I”節(jié)點)的節(jié)點使其電位放電。在SRAM的存儲結(jié)處的同時改變可同時起作用以翻轉(zhuǎn)存儲器狀態(tài)。
[0029]處理歸因于地面環(huán)境中的輻射撞擊的數(shù)據(jù)翻轉(zhuǎn)的常規(guī)方法更聚焦于軟錯誤校正而非軟錯誤預(yù)防。通常使用錯誤校正碼(ECC)及/或循環(huán)冗余檢查(CRC)檢查來實施軟錯誤校正。軟錯誤預(yù)防主要成為僅針對空間應(yīng)用的關(guān)注點。然而，歸因于增加的晶體管密度，出于市售目的，軟錯誤預(yù)防現(xiàn)在變得逐漸重要。隨著芯片中的存儲器單元的數(shù)目的上升及每一代存儲器裝置的存儲電容的減小，數(shù)據(jù)翻轉(zhuǎn)正變成半導體工業(yè)中的顯著關(guān)注點。而且，與軟錯誤校正技術(shù)相關(guān)聯(lián)的時延對于使用存儲器裝置的許多人來說是不可接受的。因此，下文闡述的6晶體管^T)及十二晶體管(12T) SRAM單元的新布局具有提升輻射抗擾度，同時也最大化面積效率。
[0030]各種實施例經(jīng)由使用不同技術(shù)來提升輻射抗擾度，所述不同技術(shù)可單獨使用或組合使用。根據(jù)一種技術(shù)，最小化具有P型晶體管的N阱的大小。因為如例如圖1中所示的N阱中的輻射撞擊可具有對存儲于SRAM單元的節(jié)點處的數(shù)據(jù)的最大沖擊，所以減小N阱的大小可提升輻射抗擾度?？赏ㄟ^根據(jù)裝置的制造工藝及制造約束按最小可能尺寸形成N阱內(nèi)的元件來減小N阱的大小。此外，不需要在由N阱定義區(qū)內(nèi)的元件可移動到N阱之外。舉例來說，在6T單元中，可以其它方式形成于N阱之上的電力(例如，Vdd跡線)可移動到P阱區(qū)域之上的位置。將Vdd跡線移動到N阱區(qū)之外將允許較小N阱區(qū)域。此外，在12T單元中，N阱的每一側(cè)的單獨字線接點導致具有減小大小的N阱及具有提升輻射抗擾度的SRAM單元，而非提供在N阱的兩側(cè)上的晶體管的共同字線(WL)接點。雖然N阱的每一側(cè)上的單獨字線接點的使用可增加存儲器單元的總大小，但此增加是為了提升輻射抗擾度的益處而實現(xiàn)的。
[0031]另一提升為在N阱之外的SRAM單元的P型部分中耦合到接地的一或多個P抽頭(P-tap)的使用。將P抽頭放置在η阱附近幫助防止少數(shù)載流子影響正在存儲電荷的節(jié)點。更確切地說，將P抽頭放置在例如存儲器中的N阱的一或兩側(cè)上顯著抑制光伏襯底偏壓，且與常規(guī)存儲器裝置相比較減小數(shù)據(jù)的翻轉(zhuǎn)。翻轉(zhuǎn)的速率強烈取決于電離軌道是否越過η阱邊界。P抽頭的使用顯著減小作為輻射撞擊的結(jié)果而產(chǎn)生的少數(shù)載流子的影響，如將參看圖6更詳細描述。
[0032]12Τ SRAM單元中的另一提升為裝置的硅中的晶體管的選擇性放置，如將參看圖8到11更詳細描述。雖然各種實例描述作為輻射撞擊的結(jié)果的數(shù)據(jù)的更改，但應(yīng)理解下文闡述的各種方法及電路將幫助防止由出于任何原因在給定區(qū)中的少數(shù)載流子的增加導致的數(shù)據(jù)的更改。
[0033]現(xiàn)轉(zhuǎn)而參看圖2，展示存儲器元件的電路圖。存儲器單元包含具有P通道晶體管202的反相器，所述P通道晶體管具有耦合到例如Vdd等參考功率電壓的源極，及在第一節(jié)點“Q”處耦合到η通道晶體管204的漏極的漏極，其源極耦合到地面電位(Vss)。存儲器單元包含具有P通道晶體管206的第二反相器，所述ρ通道晶體管具有耦合到參考電壓的源極及在第二節(jié)點“Q_b”處耦合到η通道晶體管208的漏極的漏極，其源極也耦合到接地。第一節(jié)點“Q”由η通道晶體管210控制，所述η通道晶體管經(jīng)耦合以在其柵極處接收反相字線(WL_bar)信號，所述信號控制在第一節(jié)點處的位線(BL)上的輸入數(shù)據(jù)的接收。第二節(jié)點“Q-bar”由另一 η通道晶體管212控制，所述另一 η通道晶體管經(jīng)耦合以在其柵極處接收反相字線信號，所述信號控制在第二節(jié)點Q_b處的反相