及842交換。因此，圖9的布置提供使用存儲節(jié)點Q、Q_b、QQ及QQ_b的理想放置的12T單元的新穎布局。如圖9中所顯而易見，Q_b及QQ_b節(jié)點并不皆鄰近于N阱204。也就是說，通過使Q_b及QQ_b移動遠離彼此，N阱804中的輻射撞擊不大可能產(chǎn)生交換數(shù)據(jù)。
[0046]現(xiàn)轉(zhuǎn)而參看圖10，展示根據(jù)圖8的布置且進一步具有減小大小的N阱的圖7的電路的俯視圖。提供用于N阱804的相反側(cè)上的晶體管的單獨字線1002及1004，而非具有如圖8中所示的單個字線。通過替換在由N阱804定義的區(qū)域內(nèi)的單個字線，用于N阱的相反側(cè)上的晶體管的單獨字線1002及1004的使用實現(xiàn)具有減小寬度及較小總面積的N阱。
[0047]現(xiàn)轉(zhuǎn)而參看圖11，展示根據(jù)圖10的布置且進一步具有電源線1102及1104的圖7的電路的俯視圖。因此，圖11的實施例通過將電源線1002及1104放置在由N阱定義的區(qū)域之外來提供另一減小大小的N阱。圖11的實施例還提供P抽頭來防止正電荷影響在晶體管斷開時處于狀態(tài)O的Q_b及QQ_b節(jié)點，如上文所闡述。
[0048]根據(jù)圖12的實施例，進一步優(yōu)化圖11的布置以提供如圖所示的N阱中的P型晶體管的預(yù)定布置。通過進一步重新布置節(jié)點，晶體管對720-710可通過交換晶體管710及722的位置而更加分離，且因此甚至更減小SER。如圖12中所示，QQ節(jié)點及QQ_b節(jié)點不再鄰近。雖然晶體管的新布置可以面積為代價，但圖12的布置將進一步減小輻射撞擊將影響冗余節(jié)點Q_b及QQ_b兩者的可能性。
[0049]現(xiàn)轉(zhuǎn)而參看圖13，展示存儲器陣列中的ρ抽頭的集成電路的俯視圖經(jīng)展示。ρ抽頭形成于延長η阱的長度的條帶中，其中每一 ρ抽頭與多個存儲器單元相關(guān)聯(lián)。確切地說，存儲器陣列的部分1302包括由η阱分離的ρ阱(包括由η阱1306及1310分離的ρ阱1304、1308及1312，如圖所示)。存儲器陣列的部分1302包括由虛線指定的6個存儲器單元1314到1324。如圖13中所展示，ρ抽頭1326及1328沿著存儲器單元1314到1318延伸，而ρ抽頭1330及1332沿著存儲器單元1320到1324延伸。如圖13中進一步所示，ρ阱1304及1312通常窄于ρ阱1308，因為ρ阱1308是用于ρ阱的兩側(cè)上的存儲器單元。然而，應(yīng)理解對于具有多得多的存儲器單元的更寬存儲器陣列，P阱1304及1312將具有與ρ阱1308相同的寬度。
[0050]現(xiàn)轉(zhuǎn)而參看圖14，展示根據(jù)替代布置的存儲器陣列中的ρ抽頭的集成電路的俯視圖經(jīng)展示。根據(jù)圖14的實施例，η阱1402位于ρ阱區(qū)1404及1406之間，且耦合到接地的P抽頭1408環(huán)繞η阱1402。雖然圖14的實施例展示六個存儲器單元1410到1420，但應(yīng)理解可在存儲器陣列的四個側(cè)上提供許多額外單元，如圖所示。雖然η阱1402及ρ抽頭1408形成于單元的中心，但應(yīng)理解可將用于給定存儲器單元的η阱1402及P抽頭1408放置于相對于具有與存儲器單元相關(guān)聯(lián)的晶體管的ρ阱區(qū)的不同位置中。
[0051]現(xiàn)轉(zhuǎn)而參看圖15，展示根據(jù)實施例的存儲器單元的截面圖。p-epi層104形成于P型晶片102上，如圖15-A中所示。接著形成η阱區(qū)404及ρ阱區(qū)106，如圖15-Β中所示。接著形成源極及漏極元件404、430及440以及P抽頭502及506，如圖15-C中所示。接著形成用于源極及漏極區(qū)與P抽頭的接觸元件，如圖15-D中所示。接著在襯底之上形成包含形成電力跡線456及接點的第一金屬層及由介電層分離的任何額外金屬層的金屬層。
[0052]現(xiàn)轉(zhuǎn)而參看圖16，展示根據(jù)實施例的用于編程具有可編程資源的裝置的系統(tǒng)的框圖。確切地說，計算機1602經(jīng)耦合以從存儲器1606接收電路設(shè)計1604，及產(chǎn)生存儲于非易失性存儲器1606中的配置位流。如將在下文更詳細地描述，電路設(shè)計可為概要設(shè)計，例如以硬件描述語言(HDL)定義的電路設(shè)計。而且，計算機可經(jīng)配置以運行產(chǎn)生存儲于非易失性存儲器1608中且經(jīng)提供到集成電路1610的配置位流的軟件，所述集成電路可為可編程集成電路，例如下文在圖17中所描述的集成電路。
[0053]現(xiàn)轉(zhuǎn)而參看圖17，展示包含圖2到16的電路的具有可編程資源的裝置的框圖。雖然可以任何類型的集成電路裝置(例如具有可編程資源的專用集成電路(ASIC))實施具有可編程資源的裝置，但其它裝置包括專用可編程邏輯裝置(PLD)。一種類型的PLD為復(fù)雜可編程邏輯裝置(CPLD)。CPLD包含連接在一起且由互連交換矩陣連接到輸入/輸出(I/O)資源的兩個或兩個以上“功能塊”。CPLD的每一功能塊包含二級及/或結(jié)構(gòu)，其類似于用于可編程邏輯陣列(PLA)或可編程陣列邏輯(PAL)裝置中的結(jié)構(gòu)。另一種類型的PLD為現(xiàn)場可編程門陣列(FPGA)。在典型FPGA中，可配置邏輯塊(CLB)的陣列耦合到可編程輸入/輸出塊(1B)。CLB及1B由可編程布線資源的階層互連。這些CLB、1B及可編程布線資源通過將通常來自片外存儲器的配置位流加載到FPGA的配置存儲器單元中來定制化。對于這些類型的可編程邏輯裝置中的兩者，裝置的功能性由出于所述目的經(jīng)提供到裝置的配置位流的配置數(shù)據(jù)位控制。配置數(shù)據(jù)位可存儲于易失性存儲器(例如，靜態(tài)存儲器單元，如在FPGA及一些CPLD中)中、非易失性存儲器(例如，快閃存儲器，如在一些CPLD中)中或任何其它類型的存儲器單元中。
[0054]圖17的裝置包括具有大量不同可編程平鋪塊的FPGA架構(gòu)1400，所述可編程平鋪塊包含多千兆位收發(fā)器(MGT) 1701、CLB 1702、隨機存取存儲器塊(BRAM) 1703、輸入/輸出塊(1B) 1704、配置及定時邏輯(CONFIG/CLOCKS) 1705、數(shù)字信號處理塊(DSP) 1706、專用輸入/輸出塊(I/O) 1707(例如，配置端口及時鐘端口)及其它可編程邏輯1708，例如數(shù)字時鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)控邏輯等。一些FPGA也包含可用以實施例如軟件應(yīng)用程序的專用處理器塊(PROC) 1710。
[0055]在一些FPGA中，每一可編程平鋪塊包含具有到及來自每一鄰近平鋪塊中的對應(yīng)互連元件的規(guī)范化連接的可編程互連元件(INT) 1711。因此，可編程互連元件連在一起實施用于所說明FPGA的可編程互連結(jié)構(gòu)?？删幊袒ミB元件1711還包含到及來自相同平鋪塊內(nèi)的可編程邏輯元件的連接，如由包含在圖17的頂部的實例所示。
[0056]舉例來說，CLB 1702可包含可配置邏輯元件(CLE) 1712，其可經(jīng)編程以實施用戶邏輯加單個可編程互連元件1711。除了一或多個可編程互連元件之外，BRAM 1703可包含BRAM邏輯元件(BRL) 1713。BRAM包含與配置邏輯塊的分布式RAM分開的專用存儲器。通常，包含于平鋪塊中的互連元件的數(shù)目取決于平鋪塊的高度。在所描畫的實施例中，BRAM平鋪塊具有與五個CLB相同的高度，但也可使用其它數(shù)目。除了適當數(shù)目的可編程互連元件之外，DSP平鋪塊1706可包含DSP邏輯元件(DSPL) 1714。除了可編程互連元件1711的一個情況之外，1B 1704可包含例如輸入/輸出邏輯元件(1L) 1715的兩個情況。裝置的連接的位置由出于所述目的經(jīng)提供到裝置的配置位流的配置數(shù)據(jù)位控制。響應(yīng)于配置位流的位，可編程互連件使得包括互連線的連接件能夠用以將各種信號耦合到實施于可編程邏輯中的電路或例如BRAM或處理器等其它電路。
[0057]在所描畫實施例中，在裸片的中心附近的柱狀區(qū)域用于配置、時鐘及其它控制邏輯。由此列延伸的配置/時鐘分布區(qū)1409用以使時鐘及配置信號跨越FPGA的廣度分布。利用圖17中所說明的架構(gòu)的一些FPGA包含額外邏輯塊，所述額外邏輯塊破壞構(gòu)成FPGA的大部分的常規(guī)柱狀結(jié)構(gòu)。額外邏輯塊可為可編程塊及/或?qū)Ｓ眠壿?。舉例來說，圖17中所示的處理器塊PROC 1710橫跨CLB及BRAM的若干列。
[0058]應(yīng)注意圖17意欲僅說明示范性FPGA架構(gòu)。列中的邏輯塊的數(shù)目、列的相對寬度、列的數(shù)目及次序、包含于列中的邏輯塊的類型、邏輯塊的相對大小及包含在圖17的頂部的互連/邏輯實施方案為純粹示范性的。舉例來說，在實際FPGA中，無論CLB出現(xiàn)在何處，通常包含CLB的一個以上鄰近列，以便促進用戶邏輯的有效實施。雖然圖17的實施例涉及具有可編程資源的集成電路，但應(yīng)理解下文更詳細闡述的電路及方法可實施于任何類型的ASIC 中。
[0059]現(xiàn)轉(zhuǎn)而參看圖18，展示圖17的裝置的可配置邏輯元件的框圖。確切地說，圖18以簡化形式說明圖17的配置邏輯塊1702的可配置邏輯元件。在圖18的實施例中，切片M1801包含四個查找表(LUTM) 1801A到1801D，其各自由六個LUT數(shù)據(jù)輸入端子Al到A6、B1到B6、Cl到C6及Dl到D6驅(qū)動，且各自提供兩個LUT輸出信號05及06。來自LUT 1801A到1801D的0