一種半導(dǎo)體器件的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，尤其涉及一種半導(dǎo)體器件的制備方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)發(fā)展到納米技術(shù)節(jié)點(diǎn)，在CMOS工藝中開始使用應(yīng)力技術(shù)來提高半導(dǎo)體器件的性能。影響場效應(yīng)晶體管性能的主要因素在于載流子的遷移率，其中載流子的遷移率會影響溝道中電流的大小。場效應(yīng)晶體管中載流子遷移率的下降不僅會降低晶體管的切換速度，而且還會使開和關(guān)時的電阻差異縮小。因此，在互補(bǔ)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(CMOS)的發(fā)展中，有效提高載流子遷移率一直都是晶體管結(jié)構(gòu)設(shè)計(jì)的重點(diǎn)之一。
[0003]常規(guī)上，CMOS器件制造技術(shù)中將P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(PMOS)和N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NMOS)分開處理，例如，在PMOS器件的制造方法中采用壓應(yīng)力材料，而在NMOS器件中采用張應(yīng)力材料，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提高載流子的遷移率。
[0004]考慮到工藝的復(fù)雜性，通常會在半導(dǎo)體襯底的表面上以及柵極結(jié)構(gòu)周圍形成應(yīng)力引入襯墊(liner)，以形成應(yīng)力。為了使應(yīng)力引入襯墊更靠近溝道區(qū)，以便對溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，并且同時增大層間介電層(ILD)間隙填充窗口，通常會在形成源/漏區(qū)之后去除位于柵極結(jié)構(gòu)兩側(cè)的間隙壁結(jié)構(gòu)。這被稱為應(yīng)力接近技術(shù)(又稱SPT技術(shù))。常規(guī)所采用的是全面SPT技術(shù)，即將間隙壁結(jié)構(gòu)完全去除，直至露出柵極結(jié)構(gòu)的側(cè)壁或者露出位于間隙壁結(jié)構(gòu)內(nèi)側(cè)的偏移間隙壁結(jié)構(gòu)。
[0005]現(xiàn)有技術(shù)中所述SPT的工藝如圖1a-1c所示包括:提供半導(dǎo)體襯底101,所述半導(dǎo)體襯底101中形成有NMOS區(qū)域以及PMOS區(qū)域，所述半導(dǎo)體襯底101中還形成有淺溝槽隔離結(jié)構(gòu)以及柵極結(jié)構(gòu)，然后在所述柵極結(jié)構(gòu)上形成偏移側(cè)壁，然后執(zhí)行LDD摻雜，以形成淺摻雜區(qū)域，然后在所述PMOS區(qū)域形成溝槽并在所述溝槽中生長SiGe以形成壓應(yīng)力，然后在所述偏移側(cè)壁上形成間隙壁104，然后在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底中執(zhí)行源漏注入，以形成源漏區(qū)，然在所述半導(dǎo)體襯底上形成自對準(zhǔn)硅化物，在形成所述自對準(zhǔn)硅化物的步驟中包括在所述半導(dǎo)體襯底上形成金屬層，然后執(zhí)行高溫退火以形成所述自對準(zhǔn)硅化物，例如形成NiSi，在執(zhí)行所述自對準(zhǔn)硅化物工藝之后，執(zhí)行SPT工藝，去除在上述工藝中形成掩膜層以及間隙壁等。在高K金屬柵極工藝中，在虛擬柵極時上形成硬掩膜103，以防止在所述虛擬柵極上形成NiSi，但是由于所述硬掩膜103和所述多晶硅層在后續(xù)的平坦化中具有較小的蝕刻選擇比，在該步驟中最好去除所述硬掩膜103以增加最終金屬柵極的高度。
[0006]HPO濕法工藝是SPT中更為常用的方法，相對于干法SPT來說能夠?qū)iSi造成更小的損失，但是選用HPO濕法工藝也存在一些問題，例如在形成NiSi進(jìn)行退火的步驟中，所述硬掩膜103以及所述間隙壁上的氮化硅會被氧化形成氧化物層102。而一旦從NiSi形成到SPT工藝之間等待的時間過長，氧化層102的厚度會逐漸的變厚，在所述濕法SPT工藝中，所述硬掩膜SiN層以及所述間隙壁上上的氧化物層102會阻擋所述SiN的去除，最終所述硬掩膜103以及所述間隙壁殘留，進(jìn)而影響層間介電層的平坦化、所述金屬柵極的高度變矮，甚至硬掩膜103殘留會阻礙所述虛擬柵極的去除。所述間隙壁的殘留會影響層間介電層以及氧化物空隙的填充，在填充過程中不可避免的形成空隙，最終得到的器件的失敗，器件良率降低。
[0007]因此，雖然現(xiàn)有技術(shù)中具有比較成熟的SPT工藝，但是在金屬柵極的制備過程中，由于從NiSi形成到SPT之間的長時間等待，以及在形成自對準(zhǔn)硅化物的過程中，所述硬掩膜以及間隙壁表面形成和長厚的的氧化物層很難去除，對后續(xù)的工藝造成影響使得器件良率降低，所以需要對SPT工藝做進(jìn)一步的改進(jìn)，以便能夠消除上述問題，提高器件的良率。

【發(fā)明內(nèi)容】

[0008]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0009]為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種半導(dǎo)體器件的制備方法，包括:
[0010]提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有虛擬柵極，所述虛擬柵極側(cè)壁上形成有間隙壁，所述虛擬柵極上方形成有硬掩膜層；
[0011]執(zhí)行自對準(zhǔn)硅化物工藝，以在所述半導(dǎo)體襯底上形成自對準(zhǔn)硅化物；
[0012]執(zhí)行SPT預(yù)處理步驟，以去除在所述自對準(zhǔn)硅化物工藝和SPT之間在所述間隙壁以及所述硬掩膜層上形成的氧化物層；或控制所述自對準(zhǔn)硅化物工藝到SPT工藝步驟的等待時間，以減少所述氧化物層的形成量；
[0013]去除所述硬掩膜層和所述間隙壁；
[0014]執(zhí)行SPT工藝步驟。
[0015]作為優(yōu)選，在所述SPT預(yù)處理步驟中，控制所述自對準(zhǔn)硅化物工藝到所述SPT預(yù)處理步驟的等待時間，以及所述SPT預(yù)處理步驟到所述SPT工藝步驟的等待時間，以減少所述氧化物層的形成量。
[0016]作為優(yōu)選,所述SPT預(yù)處理步驟選用SiCoNi預(yù)清洗。
[0017]作為優(yōu)選,所述SiCoNi預(yù)清洗選用原位SiCoNi預(yù)清洗或者非原位SiCoNi預(yù)清洗。
[0018]作為優(yōu)選，選用原位SiCoNi預(yù)清洗進(jìn)行所述SPT預(yù)處理步驟時，控制從自對準(zhǔn)硅化物工藝到SPT預(yù)處理步驟的等待時間為0-72h ；
[0019]選用非原位SiCoNi預(yù)清洗進(jìn)行所述SPT預(yù)處理步驟時，控制從自對準(zhǔn)硅化物工藝到SPT預(yù)處理步驟的等待時間為0-72h，從SPT預(yù)處理步驟到所述SPT工藝步驟的等待時間為 0-lh。
[0020]作為優(yōu)選，所述SPT預(yù)處理步驟選用HF預(yù)清洗。
[0021]作為優(yōu)選，選用HF預(yù)清洗作為所述SPT預(yù)處理步驟時，控制從自對準(zhǔn)硅化物工藝到SPT預(yù)處理步驟的等待時間為0-72h，從所述SPT預(yù)處理步驟到所述SPT工藝步驟的等待時間為0-lh。
[0022]作為優(yōu)選，采用熱磷酸去除所述硬掩膜層和所述間隙壁。
[0023]作為優(yōu)選，控制所述自對準(zhǔn)硅化物工藝到所述SPT工藝步驟的等待時間為0_4h，以減少所述氧化物層的形成量。
[0024]作為優(yōu)選，形成所述虛擬柵極和所述間隙壁的方法為:
[0025]在所述半導(dǎo)體襯底上形成多晶硅材料層；
[0026]在所述多晶硅材料層上形成圖案化的硬掩膜層；
[0027]以所述硬掩膜層為掩膜蝕刻所述多晶硅材料層，以形成所述虛擬柵極；
[0028]在所述虛擬柵極的側(cè)壁上形成偏移側(cè)壁，并執(zhí)行LDD離子注入，以在所述虛擬柵極兩側(cè)的半導(dǎo)體襯底中形成淺摻雜區(qū)；
[0029]在所述偏移側(cè)壁上形成所述間隙壁。
[0030]作為優(yōu)選，在所述SPT工藝步驟之后，所述方法還包括:
[0031]在所述半導(dǎo)體襯底上形成接觸孔蝕刻停止層；
[0032]沉積層間介電層并平坦化，以填充所述半導(dǎo)體器件中的間隙；
[0033]去除所述虛擬柵極，然后形成金屬柵極；
[0034]在所述金屬柵極上方形成金屬層以及接觸孔，以形成電連接。
[0035]在本發(fā)明中為了解決現(xiàn)有技術(shù)中存在的問題，為了在SPT工藝中更好地去除所述硬掩膜層以及間隙壁，本發(fā)明提供了一種新的SPT工藝，即在常規(guī)SPT步驟中增加SPT預(yù)處理的步驟，并且嚴(yán)格控制所述自對準(zhǔn)硅化物工藝到SPT預(yù)處理的時間，以及SPT預(yù)處理到SPT工藝的時間，以去除從自對準(zhǔn)硅化物工藝到SPT之間，在所述硬掩膜層以及所述間隙壁上形成的氧化物層，去除所述氧化物層之后所述硬掩膜層以及所述間隙壁上不再含有去除的阻擋層，從而實(shí)現(xiàn)所述硬掩膜層以及所述間隙壁的完全去除，以保證后續(xù)的工藝能夠平穩(wěn)的執(zhí)行。
[0036]本發(fā)明的優(yōu)點(diǎn)在于:
[0037](I)所述硬掩膜層以及所述間隙壁的氧化物層能夠完全去除，能夠解決在HPO濕法SPT中所述硬掩膜層以及所述間隙壁殘留的問題。
[0038](2)所述硬掩膜層以及所述間隙壁不會殘留，從而不會對所述層間介電層的沉積以及平坦化造成影響，同樣不會對所剩余金屬柵極的高度造成影響，例如增加金屬柵極的高度。
[0039](3)所述硬掩膜層以及所述間隙壁不會殘留，不會形成虛擬柵極去除過程中的阻擋層，能夠更加容易的去