除所述虛擬柵極。
[0040](4)由于硬掩膜層完全去除，在選用層間介電層填充間隙時不會形成孔洞。
[0041 ] (5)不會對自對準硅化物(NiSi)造成影響，避免了由于自對準硅化物(NiSi)損壞引起的聞泄露問題。
【附圖說明】
[0042]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0043]圖1a-1c為現(xiàn)有技術中的采用SPT工藝制作半導體器件過程中各步驟的示意圖；
[0044]圖2a_2d為本發(fā)明一具體地實施方式中采用SPT工藝制作半導體器件過程中各步驟的示意圖；
[0045]圖3為根據(jù)本發(fā)明一個實施方式的采用SPT工藝制作半導體器件的工藝流程圖。
【具體實施方式】
[0046]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0047]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明所述單芯片微機電系統(tǒng)的制備方法。顯然，本發(fā)明的施行并不限于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0048]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0049]應當明白，當元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)印Ｏ喾?，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)印?br>[0050]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0051]圖3為根據(jù)本發(fā)明一個實施方式的采用SPT工藝制作半導體器件的流程圖，圖2a-2d為根據(jù)本發(fā)明一個實施方式的采用SPT工藝制作半導體器件的工藝流程中各步驟所獲得的器件的剖視圖。下面將結(jié)合圖3和圖2a-2d來詳細說明本發(fā)明的方法。
[0052]首先，執(zhí)行步驟201，提供半導體襯底201，所述半導體襯底201中形成有淺溝槽隔離結(jié)構(gòu)，所述半導體襯底上形成有多晶硅層以及硬掩膜層203。
[0053]具體地，如圖2a所示，提供半導體襯底201，半導體襯底201可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI )、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。
[0054]在所述半導體襯底201中形成淺溝槽隔離結(jié)構(gòu)，在半導體襯底201上依次形成第一氧化物層和第一氮化物層。第一氧化物層可以為高溫氧化法得到的，其厚度可以為100-200埃。第一氧化物層可以用作隔離層保護半導體襯底101免受損傷和污染。第一氮化物層可以是通過化學氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法等形成的。作為示例，第一氮化物層可以是通過氨氣和二氯硅烷在750°C左右的溫度下，采用低壓化學氣相沉積形成的。第一氮化物層不但可以作為半導體襯底201刻蝕過程中的掩膜層，還可以作為后續(xù)化學機械研磨工藝中的阻擋層。
[0055]接著，執(zhí)行干法刻蝕工藝，依次對第一氮化物層、第一氧化物層和半導體襯底201進行刻蝕以形成溝槽。具體地，可以在第一氮化物層上形成具有圖案的光刻膠層，以該光刻膠層為掩膜對第一氮化物層進行干法刻蝕，以將圖案轉(zhuǎn)移至第一氮化物層，并以光刻膠層和第一氮化物層為掩膜對第一氧化物層和半導體襯底進行刻蝕，以形成溝槽。當然還可以采用其它方法來形成溝槽，由于該工藝以為本領域所熟知，因此不再做進一步描述。
[0056]然后，在溝槽內(nèi)填充淺溝槽隔離材料，以形成淺溝槽隔離結(jié)構(gòu)。具體地，可以在第一氮化物層上和溝槽內(nèi)形成淺溝槽隔離材料，所述淺溝槽隔離材料可以為氧化硅、氮氧化硅和/或其它現(xiàn)有的低介電常數(shù)材料；執(zhí)行化學機械研磨工藝并停止在第一氮化物層上，以形成具有淺溝槽隔離結(jié)構(gòu)。
[0057]最后，去除第一氧化物層和第一氮化物層。作為優(yōu)選，該步驟還包括對該圖案進行阱和閾值電壓調(diào)整。
[0058]在形成所述淺溝槽隔離結(jié)構(gòu)之后，所述淺溝槽隔離結(jié)構(gòu)將所述半導體襯底201分為NMOS區(qū)域以及PMOS區(qū)域。
[0059]然后在所述半導體襯底201上形成多晶硅材料層以及硬掩膜層203，在本發(fā)明中所述外延可以選用減壓外延、低溫外延、選擇外延、液相外延、異質(zhì)外延、分子束外延中的一種。下面以外延生長硅為例做進一步說明:將氫(H2)氣攜帶四氯化硅(SiCl4)或三氯氫硅(SiHCl3)、硅烷(SiH4)或二氯氫硅(SiH2Cl2)等進入置有硅襯底的反應室，在反應室進行高溫化學反應，使含硅反應氣體還原或熱分解，所產(chǎn)生的硅原子在襯底硅表面上外延生長。在該步驟中可以選用98.5%的高稀釋比，反應的溫度為1500-1800°C，并控制氣壓為Ipa左右，即可在溫度為200°C的襯底上外延生長得到200nm或以上的硅薄膜，在該步驟中還可以調(diào)節(jié)溫度、時間對硅薄膜進行控制。
[0060]其中，所述硬掩膜層203可以為SiN、BN和SiCN中的一種或多種。所述氮化物硬掩膜層的沉積方法可以選用化學氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法等形成的低壓化學氣相沉積(LPCVD)、激光燒蝕沉積(LAD)以及選擇外延生長(SEG)中的一種。
[0061]作為優(yōu)選，所述硬掩膜層203選用SiN。
[0062]然后圖案化所述硬掩膜層203和所述多晶硅材料層，以分別在所述NMOS區(qū)域以及所述PMOS區(qū)域上形成NMOS虛擬柵極和PMOS虛擬柵極，具體地，在所述硬掩膜層203上形成圖案化的光刻膠層，所述光刻膠層定義了所述虛擬柵極的圖案，然后以所述光刻膠層為掩膜蝕刻所述硬掩膜層203，將圖案轉(zhuǎn)移至所述硬掩膜層中，然后以所述硬掩膜層為掩膜蝕刻所述半導體材料層，以形成所述NMOS虛擬柵極和PMOS虛擬柵極，去除所述光刻膠層。
[0063]其中，所述NMOS虛擬柵極和所述PMOS虛擬柵極的數(shù)目并不局限于某一數(shù)值范圍，作為優(yōu)選，如圖2a所示，在該實施例中所述NMOS虛擬柵極和所述PMOS虛擬柵極彼此相互分離，數(shù)目均為2個，但是該實施例僅僅為示例性的。
[0064]執(zhí)行步驟202，在所述虛擬柵極上形成偏移側(cè)壁，然后在所述虛擬柵極兩側(cè)的半導體襯底201中執(zhí)行LDD摻雜。
[0065]如圖2a所示，在所述虛擬柵極上形成偏移側(cè)壁作為示例，偏移側(cè)壁的形成方法可以包括:在半導體襯底和虛擬柵極上形成氧化物層；對氧化物層進行刻蝕，在虛擬柵極兩側(cè)的側(cè)壁上形成偏移側(cè)壁。
[0066]執(zhí)行淺摻雜工藝，以在虛擬柵極兩側(cè)的半導體襯底201中形成淺摻雜區(qū)。在所述NMOS區(qū)域中，所述淺摻雜區(qū)中摻雜劑的類型為N型；當PMOS區(qū)域中，所述淺摻雜區(qū)中摻雜劑的類型為P型。所述N型摻雜劑包括P、As、Sb，所述P型摻雜劑包括B和BF和In。
[0067]執(zhí)行步驟203，在所述PMOS區(qū)域中，在所述虛擬柵極的兩側(cè)形成凹槽，并在所述凹槽中生長SiGe。
[0068]具體地，在所述襯底中形成凹槽，然后在所述凹槽中沉積形成SiGe層。作為優(yōu)選，在所述襯底中形成“ Σ ”形凹槽。
[0069]在本發(fā)明的一實施例中，可以選用干法蝕刻所述源漏區(qū)以形成凹槽，在所述干法蝕刻中可以選用CF4