半導(dǎo)體裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0002]在DMOS(Doublediffused Metal Oxide Semiconductor:雙擴(kuò)散金屬氧化物半導(dǎo)體)晶體管例如為P溝道型的情況下，具有以雙擴(kuò)散的方式形成位于半導(dǎo)體基板的第一方向側(cè)的面的低濃度的N型阱區(qū)和位于該N型阱區(qū)的第一方向側(cè)的面的高濃度的P型源極區(qū)的結(jié)構(gòu)。該DM0S晶體管具有能夠處理大功率并且開(kāi)關(guān)速度較快等特性。
[0003]P溝道DM0S晶體管的主要的載流子為空穴，與N溝道DM0S晶體管的主要的載流子亦即電子相比迀移率較低。因此，存在P溝道DM0S晶體管與N溝道DM0S晶體管相比通態(tài)電阻變大的情況。但是，通過(guò)使用作為P溝道DM0S晶體管的柵電極而含有N型的雜質(zhì)的半導(dǎo)體，從而能夠被形成為埋入溝道，由此降低通態(tài)電阻。在下述的專利文獻(xiàn)1中公開(kāi)了一種使用作為P溝道DM0S晶體管的柵電極而含有N型的雜質(zhì)的半導(dǎo)體的裝置。
[0004]考慮到將如上所述的具備N型柵電極的P溝道DM0S晶體管和與其一起使用的邏輯電路混裝。在這種情況下，考慮到作為構(gòu)成邏輯電路的M0S晶體管，使用具備N型柵電極的P溝道MOS (Metal Oxide Semiconductor:金屬氧化物半導(dǎo)體)晶體管和具備N型柵電極的N溝道M0S晶體管。S卩，考慮到將DM0S晶體管以及M0S晶體管的柵電極全部設(shè)為N型柵電極。
[0005]然而，雖然具備N型柵電極的P溝道M0S晶體管被形成為埋入溝道而降低了通態(tài)電阻，但是另一方面，容易產(chǎn)生小于閾值電壓時(shí)的漏電流。因此，存在具備N型柵電極的P溝道M0S晶體管作為構(gòu)成邏輯電路的M0S晶體管而并不為優(yōu)選的情況。
[0006]專利文獻(xiàn)1:日本特開(kāi)2008-235592號(hào)公報(bào)(圖10)

【發(fā)明內(nèi)容】

[0007]本發(fā)明為鑒于如上所述的技術(shù)課題而完成的發(fā)明。本發(fā)明的若干方式涉及降低DM0S晶體管的通態(tài)電阻并且降低M0S晶體管的漏電流的技術(shù)。
[0008]在本發(fā)明的若干方式中，半導(dǎo)體裝置具備:P溝道DM0S晶體管，其具備N型柵電極；P溝道M0S晶體管，其具備P型柵電極；N溝道M0S晶體管，其具備N型柵電極。
[0009]根據(jù)該方式，由于將P溝道DM0S晶體管的柵電極設(shè)為N型，并將P溝道M0S晶體管的柵電極設(shè)為P型，因此能夠降低DM0S晶體管的通態(tài)電阻并且降低M0S晶體管的漏電流。
[0010]在上述的方式中，優(yōu)選為，P溝道DM0S晶體管的N型柵電極具有:位于P溝道DM0S晶體管的源極側(cè)的第一端部；和位于P溝道DM0S晶體管的漏極側(cè)的第二端部，并且P溝道DM0S晶體管的N型柵電極在第一端部處具有P型擴(kuò)散層。
[0011]由此，能夠形成在源極區(qū)中切實(shí)地注入了 P型雜質(zhì)的P溝道DM0S晶體管。
[0012]在上述的方式中，優(yōu)選為，P型擴(kuò)散層在N型柵電極的厚度方向上位于從柵極絕緣膜離開(kāi)的位置處。
[0013]由此，能夠?qū)MOS晶體管形成為埋入溝道，從而降低通態(tài)電阻。
[0014]在本發(fā)明的其他方式中，半導(dǎo)體裝置的制造方法包括:工序(a)，在位于與處在半導(dǎo)體基板的第一方向側(cè)的面的第一N型區(qū)的一部分以及第一P型區(qū)的一部分相接的位置處的絕緣膜的第一方向側(cè)，形成N型柵電極；工序(b)，通過(guò)橫跨N型柵電極的第一方向側(cè)的面的一部分亦即第一區(qū)域與第一N型區(qū)的第一方向側(cè)的面的一部分亦即第二區(qū)域而注入P型的雜質(zhì)，從而在第一區(qū)域形成P型擴(kuò)散層且在第二區(qū)域區(qū)形成源極區(qū)。
[0015]根據(jù)該方式，能夠切實(shí)地向P溝道DM0S晶體管的源極區(qū)注入P型雜質(zhì)。
[0016]在上述方式中，優(yōu)選為，在工序(a)與工序(b)之間還具備如下的工序(c)，即，橫跨第一區(qū)域的第一方向側(cè)的面和第二區(qū)域的第一方向側(cè)的面而形成抗蝕層，并向第三區(qū)域和第四區(qū)域注入N型的雜質(zhì)，并去除抗蝕層，所述第三區(qū)域?yàn)镹型柵電極的第一方向側(cè)的面的一部分且為與第一區(qū)域不同的區(qū)域，所述第四區(qū)域?yàn)榈谝?N型區(qū)的第一方向側(cè)的面的一部分且為與第二區(qū)域不同的區(qū)域。
[0017]由此，能夠?qū)υ谙騈型柵電極的第一方向側(cè)的面注入N型的雜質(zhì)時(shí)，N型的雜質(zhì)被注入到源極區(qū)中的情況進(jìn)行抑制。
[0018]在上述方式中，優(yōu)選為，工序(b)還包括形成P溝道MOS晶體管的源極區(qū)以及漏極區(qū)的工序。
[0019]由此，能夠同時(shí)形成P溝道DM0S晶體管的源極區(qū)與P溝道M0S晶體管的源極區(qū)和漏極區(qū)。
[0020]在上述方式中，優(yōu)選為，工序(c)還包括形成N溝道M0S晶體管的源極區(qū)以及漏極區(qū)的工序。
[0021]由此，能夠同時(shí)形成N型柵電極的N型擴(kuò)散層和N溝道M0S晶體管的源極區(qū)以及漏極區(qū)。
【附圖說(shuō)明】
[0022]圖1為表示實(shí)施方式所涉及的半導(dǎo)體裝置的剖視圖以及雜質(zhì)的濃度分布的曲線圖。
[0023]圖2為表示實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖視圖。
[0024]圖3為表示實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖視圖。
[0025]圖4為表示實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖視圖。
[0026]圖5為表示實(shí)施方式所涉及的半導(dǎo)體裝置的制造方法的剖視圖。
【具體實(shí)施方式】
[0027]以下，對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說(shuō)明。另外，以下所說(shuō)明的實(shí)施方式并不對(duì)權(quán)利要求書(shū)中所記載的本發(fā)明的內(nèi)容進(jìn)行不當(dāng)限定。此外，本實(shí)施方式所說(shuō)明的全部結(jié)構(gòu)并不一定都是作為本發(fā)明的解決方法所必須的。此外，對(duì)于相同的結(jié)構(gòu)要素標(biāo)注相同的參照符號(hào)并省略說(shuō)明。
[0028]1.結(jié)構(gòu)
[0029]圖1 (A)為表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體裝置的一個(gè)示例的剖視圖。
[0030]圖1 (A)所示的半導(dǎo)體裝置1包括P溝道DM0S晶體管Trl、P溝道M0S晶體管Tr2和N溝道MOS晶體管Tr3。這些晶體管均位于P型的半導(dǎo)體基板10p的第一方向側(cè)的面處。第一方向側(cè)相當(dāng)于各個(gè)附圖中的上側(cè)。半導(dǎo)體基板10p由含有P型雜質(zhì)的單晶硅構(gòu)成。
[0031]1-1.P 溝道 DM0S 晶體管 Trl
[0032]如圖1 (A)所示，由于P溝道DM0S晶體管Trl具有左右對(duì)稱的結(jié)構(gòu)，因此對(duì)于在右側(cè)與左側(cè)相對(duì)應(yīng)的要素標(biāo)注相同的符號(hào)，并省略重復(fù)的說(shuō)明。N型阱lln、N型體區(qū)12n、P型偏置(offset)區(qū)13p、P型源極區(qū)21p、N型體接觸區(qū)22n和P型漏極區(qū)23p位于半導(dǎo)體基板10p中的P溝道DM0S晶體管Trl的位置處。
[0033]N型阱lln含有N型的雜質(zhì)。N型阱lln位于與半導(dǎo)體基板10p的第一方向側(cè)的面相接的位置處。N型體區(qū)12n與N型阱lln相比含有濃度較高的N型的雜質(zhì)。N型體區(qū)12n在N型阱lln的內(nèi)部位于與半導(dǎo)體基板10p的第一方向側(cè)的面相接的位置處。P型偏置區(qū)13p含有P型的雜質(zhì)。P型偏置區(qū)13p在N型阱lln的內(nèi)部與半導(dǎo)體基板10p的第一方向側(cè)的面相接且位于N型體區(qū)12n的左右兩側(cè)。
[0034]P型源極區(qū)21p含有P型的雜質(zhì)，N型體接觸區(qū)22n與N型體區(qū)12n相比含有濃度較高的N型的雜質(zhì)。P型源極區(qū)21p以及N型體接觸區(qū)22n在N型體區(qū)12n的內(nèi)部位于與半導(dǎo)體基板10p的第一方向側(cè)的面相接的位置處。P型漏極區(qū)23p與P型偏置區(qū)13p相比含有濃度較高的P型的雜質(zhì)。P型漏極區(qū)23p在P型偏置區(qū)13p的內(nèi)部位于與半導(dǎo)體基板10p的第一方向側(cè)的面相接的位置處。
[0035]第一絕緣膜31、第二絕緣膜32、第三絕緣膜33和N型柵電極41n位于半導(dǎo)體基板10p的第一方向側(cè)。
[0036]第三絕緣膜33沿著N型阱lln的外周而配置。第三絕緣膜33為，例如通過(guò)LOCOS (Local Oxidizat1n of Silicon:娃的局部氧化)法而形成的絕緣膜。P溝道DM0S晶體管Trl通過(guò)第三絕緣膜33與N型阱lln而與半導(dǎo)體基板10p的其他元件分離。
[0037]N型柵電極4In橫跨N型體區(qū)12n的第一方向側(cè)與P型偏置區(qū)13p的第一方向側(cè)而配置。第一絕緣膜31與第二絕緣膜32位于N型柵電極41n與半導(dǎo)體基板10p之間。
[0038]第一絕緣膜31存在于N型柵電極41n與半導(dǎo)體基板10p之間的區(qū)域中的N型體區(qū)12n側(cè)的位置處。第一絕緣膜31具有作為柵極絕緣膜的作用。
[0039]第二絕緣膜32存在于N型柵電極41n與半導(dǎo)體基板10p之間的區(qū)域中的P型偏置區(qū)13p側(cè)的位置處。第二絕緣膜32通過(guò)具有與第一絕緣膜31相比較大的膜厚，從而具有緩和N型柵電極41n與P型漏極區(qū)23p之間的電場(chǎng)的作用。
[0040]N型柵電極41n由含有N型的雜質(zhì)的多晶硅構(gòu)成。N型柵電極41n具有位于源極側(cè)的第一端部51和位于漏極側(cè)的第二端部52。
[0041]P型擴(kuò)散層44p位于N型柵電極4In的第一端部51處。P型擴(kuò)散層44p含有P型的雜質(zhì)。P型擴(kuò)散層44p在N型柵電極41n的厚度方向上位于從第一絕緣膜31離開(kāi)的位置處。N型柵電極41n的厚度方向與第一方向大致一致。此外，P型擴(kuò)散層44p位于與N型柵電極41n的第一方向側(cè)的面相接的位置處。
[0042]N型擴(kuò)散層45n也位于N型柵電極41n的第一方向側(cè)的面處。N型擴(kuò)散層45n與N型柵電極41n的其他部分相比含有濃度較高的N型的雜質(zhì)。N型擴(kuò)散層45n位于從與P型擴(kuò)散層44p相連接的位置起到N型柵電極41n的第二端部52為止的位置處。
[0043]圖1(B)為表示沿著圖1(A)中的A-B線的雜質(zhì)的濃度分布的曲線圖。在N型柵電極41n的第一端部51附近，在距第一方向側(cè)的面較近的位置處，即，在N型柵電極41n的厚度方向上從第一絕緣膜31離開(kāi)的位置處，含有濃度較高的P型的雜質(zhì)。在距第一方向側(cè)的面較遠(yuǎn)的位置處，即，距第一絕緣膜31較近的位置處，含有濃度較高的N型的雜質(zhì)。因此，雖然N型柵電極41n在一部分處具有P型擴(kuò)散層44p，但將被形成在N型體區(qū)12n中的溝道形成為埋入溝道，從而能夠降低通態(tài)電阻。
[0044]1-2.P 溝道 MOS 晶體管 Tr2
[0045]再次參照?qǐng)D1⑷，N型阱14n、P型源極區(qū)24p和P型漏極區(qū)25p位于半導(dǎo)體基板10p中的P溝道M0S晶體管Tr2的位置處。
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