間柵極1022連接到預定電壓Voff以關閉中間柵極晶體管13，進而隔離第一晶體管11與第二晶體管12，如圖2所示。
[0042]其中，關閉中間柵極晶體管13的目的是隔離第一晶體管11與第二晶體管12。隔離第一晶體管11與第二晶體管12，是指對第一晶體管11與第二晶體管12進行電性隔離。
[0043]示例性地，當中間柵極晶體管13為PMOS時，將中間柵極1022連接到VDD ( S卩，預定電壓Voff為VDD)，以關閉中間柵極晶體管。當中間柵極晶體管13為NMOS時，將中間柵極1022連接到VSS(即預定電壓Voff為VSS)，以關閉中間柵極晶體管。
[0044]本實施例的集成電路的設計方法，可以拉近相鄰的第一晶體管11與第二晶體管12的距離，因此，對于一個特定的集成電路而言，可以在整體上提高版圖中的器件密度，也就是說，可以降低版圖的面積。相應地，可以提高制得的集成電路(芯片)中的器件密度，艮P，可以減小芯片的面積。由于電路面積減小，因而最終可以降低成本。
[0045]本實施例的集成電路的設計方法，在步驟B之后還可以包括如下步驟:
[0046]步驟C:進行電氣規(guī)則檢查(ERC)，以防止中間柵極連接至錯誤的網(wǎng)點(net)。即，通過ERC，判斷中間柵極是否連接到預定電壓從而保證第三晶體管處于關閉狀態(tài)。
[0047]示例性地，對版圖的電氣規(guī)則檢查(ERC)，可以采用版圖設計工具中的各種ERC功能模塊進行。
[0048]在本步驟中，電氣規(guī)則檢查主要用于判斷PMOS的中間柵極是否連接至VDD以及NMOS的中間柵極是否連接至VSS，以防止中間柵極連接至錯誤的網(wǎng)點。
[0049]如在步驟C中發(fā)現(xiàn)電氣連接錯誤，則在步驟C之后還包括如下步驟:
[0050]步驟D:根據(jù)電氣規(guī)則檢查的結果，對電路的電氣連接錯誤進行修改。S卩，對電氣規(guī)則檢查發(fā)現(xiàn)的錯誤進行修改。
[0051]經(jīng)過修改，可以保證所設計的版圖通過ERC檢查，進而保證最終制得的集成電路的電氣特性。
[0052]由此可見，本實施例的集成電路的設計方法，可以拉近相鄰的第一晶體管與第二晶體管的距離，因而可以在整體上提高版圖中的器件密度、降低版圖的面積。相應地，可以提高制得的集成電路中的器件密度，降低電路面積，因而可以降低成本。
[0053]其中，圖3示出了本實施例的集成電路的設計方法的一種示意性流程圖，該設計方法包括:
[0054]步驟A:改變集成電路中相鄰并相距一定距離的第一晶體管與第二晶體管的位置，使所述第一晶體管與所述第二晶體管的兩個相鄰的邊緣柵極的位置重疊，并在邊緣柵極重疊的位置形成包括中間柵極的第三晶體管；
[0055]步驟B:通過將所述中間柵極連接到預定電壓關閉所述第三晶體管，以隔離所述第一晶體管與所述第二晶體管；
[0056]步驟C:進行電氣規(guī)則檢查，以判斷所述中間柵極是否連接到所述預定電壓。
[0057]實施例二
[0058]本實施例提供一種集成電路，其根據(jù)實施例一所述的設計方法所設計的版圖制得。
[0059]其中，圖4示出了本實施例的集成電路的一種版圖。如圖4所示，本實施例的集成電路包括:相鄰接的第一晶體管11與第二晶體管12，還包括設置在第一晶體管11與第二晶體管12的交界位置處的包括中間柵極1022的第三晶體管13 (也稱中間柵極晶體管)，其中，中間柵極1022連接到預定電壓Voff以使第三晶體管13處于關閉狀態(tài)。
[0060]其中，通過連接預定電壓Voff使第三晶體管13處于關閉狀態(tài)的目的是，隔離第一晶體管11與第二晶體管12。
[0061 ] 示例性地，當中間柵極晶體管13為PMOS時，將中間柵極1022連接到VDD ( S卩，預定電壓Voff為VDD)，以關閉中間柵極晶體管。當中間柵極晶體管13為NMOS時，將中間柵極1022連接到VSS(即預定電壓Voff為VSS)，以關閉中間柵極晶體管。
[0062]在本實施例中，如圖4所示，第一晶體管11包括鰭型結構101、柵極102、有源區(qū)103、邊緣柵極1021，第二晶體管12包括鰭型結構201、柵極202、有源區(qū)203、邊緣柵極2021。其中，有源區(qū)103與有源區(qū)203相鄰接。
[0063]本實施例的集成電路，可以提高器件密度，降低電路面積，因而可以降低成本。
[0064]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種集成電路的設計方法，其特征在于，所述方法包括: 步驟A:改變集成電路中相鄰并相距一定距離的第一晶體管與第二晶體管的位置，使所述第一晶體管與所述第二晶體管的兩個相鄰的邊緣柵極的位置重疊，并在邊緣柵極重疊的位置形成包括中間柵極的第三晶體管； 步驟B:通過將所述中間柵極連接到預定電壓關閉所述第三晶體管以隔離所述第一晶體管與所述第二晶體管。2.如權利要求1所述的集成電路的設計方法，其特征在于，所述第三晶體管為PMOS，所述預定電壓為VDD。3.如權利要求1所述的集成電路的設計方法，其特征在于，所述第三晶體管為NMOS，所述預定電壓為VSS。4.如權利要求1所述的集成電路的設計方法，其特征在于，在所述步驟B之后還包括步驟C: 進行電氣規(guī)則檢查，以判斷所述中間柵極是否連接到所述預定電壓。5.如權利要求4所述的集成電路的設計方法，其特征在于，在所述步驟C之后還包括步驟D: 根據(jù)所述電氣規(guī)則檢查的結果，對所述中間柵極的電氣連接錯誤進行修改。6.如權利要求1所述的集成電路的設計方法，其特征在于，在所述步驟A中，所述第一晶體管的有源區(qū)與所述第二晶體管的有源區(qū)相鄰接。7.如權利要求1所述的集成電路的設計方法，其特征在于，在所述步驟A中，所述第一晶體管與所述第二晶體管均包括鰭型結構。8.一種集成電路，其特征在于，包括相鄰接的第一晶體管與第二晶體管，還包括設置在所述第一晶體管與所述第二晶體管的交界位置處的包括中間柵極的第三晶體管，其中，所述中間柵極連接到預定電壓以使所述第三晶體管處于關閉狀態(tài)。9.如權利要求8所述的集成電路，其特征在于，所述第三晶體管為PMOS，所述預定電壓為 VDD010.如權利要求8所述的集成電路，其特征在于，所述第三晶體管為NMOS，所述預定電壓為VSS。11.如權利要求8所述的集成電路，其特征在于，所述第一晶體管的有源區(qū)與所述第二晶體管的有源區(qū)相鄰接。12.如權利要求8所述的集成電路，其特征在于，所述第一晶體管與所述第二晶體管均包括鰭型結構。
【專利摘要】本發(fā)明提供一種集成電路的設計方法和集成電路，涉及集成電路技術領域。該設計方法包括：步驟A：改變集成電路中相鄰并相距一定距離的第一晶體管與第二晶體管的位置，使所述第一晶體管與所述第二晶體管的兩個相鄰的邊緣柵極的位置重疊，并在邊緣柵極重疊的位置形成包括中間柵極的第三晶體管；步驟B：通過將所述中間柵極連接到預定電壓關閉所述第三晶體管，以隔離所述第一晶體管與所述第二晶體管。該設計方法可以提高集成電路的器件密度，降低成本。本發(fā)明的集成電路，根據(jù)該設計方法設計的版圖制得，因而具有器件密度高、成本低的優(yōu)點。
【IPC分類】G06F17/50, H01L27/02
【公開號】CN105097793
【申請?zhí)枴緾N201410163001
【發(fā)明人】沈憶華, 余云初, 鐘浩
【申請人】中芯國際集成電路制造(北京)有限公司, 中芯國際集成電路制造(上海)有限公司
【公開日】2015年11月25日
【申請日】2014年4月22日
【公告號】US20150303193