自對準(zhǔn)分離柵閃存的形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及一種自對準(zhǔn)分離柵閃存的形成方法。
【背景技術(shù)】
[0002]閃存是一種重要的非揮發(fā)性半導(dǎo)體存儲器。閃存具有存儲密度高，成本低，可靠性好等優(yōu)點(diǎn)而被廣泛應(yīng)用于工業(yè)控制、手機(jī)、通訊等方面。閃存基本原理是通過對閃存的浮柵上電荷(電子)的注入與擦除來改變存儲單元的開關(guān)狀態(tài)，以達(dá)到存儲數(shù)據(jù)的目的。
[0003]從架構(gòu)的基本分類來說閃存分為NAND與N0R兩種。NAND更適用于海量數(shù)據(jù)存儲，要求存儲單元高密度，低成本；N0R更適用于程式存儲，要求隨機(jī)可讀，高速讀取，在MCU (微控制器)的應(yīng)用中直接與微處理器交換信息，本案適用于N0R型閃存的優(yōu)化與應(yīng)用。
[0004]在N0R型閃存中，按結(jié)構(gòu)來分，有分離柵結(jié)構(gòu)與堆疊柵結(jié)構(gòu)或兩種。相比堆疊柵結(jié)構(gòu)，分離柵式閃存由于其特殊的結(jié)構(gòu)，相比堆疊柵閃存在編程和擦除的時(shí)候都體現(xiàn)出其獨(dú)特的性能優(yōu)勢，大大降低了操作電壓，另外，額外的字線避免了在堆疊柵結(jié)構(gòu)中的“過擦除”問題，自對準(zhǔn)結(jié)構(gòu)的分離柵閃存則在分離柵閃存的基礎(chǔ)上進(jìn)一步優(yōu)化了工藝，降低了成本，自0.25微米以下的技術(shù)節(jié)點(diǎn)分離柵閃存占據(jù)了主流地位，特別是在有著高性能要求的嵌入式閃存方面。
[0005]與主流邏輯CMOS工藝一樣，持續(xù)縮減單元面積，降低成本也是閃存發(fā)展的主要方向，從已經(jīng)發(fā)表公布的資料看，隨著單元面積的減小，往往需要增加額外的端口，比如控制柵，擦除柵等，這給設(shè)計(jì)帶來了額外的復(fù)雜度，需要增加解碼器件，增加外圍區(qū)的面積，對于中低密度的運(yùn)用尤為不利，減弱了單元尺寸縮減帶來的成本降低效果。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種無需額外增加端口的自對準(zhǔn)分離柵閃存的形成方法。
[0007]為解決上述問題，本發(fā)明提供一種自對準(zhǔn)分離柵閃存的形成方法，包括:提供襯底；在所述襯底表面依次形成熱氧化層、浮柵層和硬掩膜層，所述硬掩膜層具有暴露出熱氧化層的開口 ；在硬掩膜層表面和開口內(nèi)形成0N0層；在所述0N0層表面形成復(fù)合層；采用刻蝕工藝對復(fù)合層和0Ν0層進(jìn)行刻蝕，直至暴露出所述硬掩膜層表面和浮柵層表面，形成位于所述第一開口的兩側(cè)的側(cè)墻且所述側(cè)墻位于第一開口底部的0Ν0層表面；以所述側(cè)墻為掩膜刻蝕浮柵層和熱氧化層，直至暴露出襯底；形成位于側(cè)墻頂部表面的第一側(cè)墻和位于所述側(cè)墻、浮柵層和熱氧化層側(cè)面的第二側(cè)墻；對第一開口填充多晶硅層，并對所述多晶硅層平坦化，直至暴露出所述硬掩膜層表面，形成控制柵與源線一體的結(jié)構(gòu)。
[0008]可選的，復(fù)合層包括第二多晶硅層和氧化硅層。
[0009]可選的，復(fù)合層厚度為100納米至500納米。
[0010]可選的，第二多晶硅層的厚度為20納米至400納米。
[0011]可選的，氧化硅層的厚度為10納米至100納米。
[0012]可選的，通過對第二多晶硅層和氧化層同時(shí)刻蝕，形成側(cè)面垂直的側(cè)墻
[0013]可選的，所述浮柵層厚度為20納米至80納米。
[0014]可選的，所述熱氧化層厚度為8納米至10納米。
[0015]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):本發(fā)明的發(fā)明人提出一種新結(jié)構(gòu)的自對準(zhǔn)分離柵結(jié)構(gòu)閃存單元，利用工藝巧妙安排，將源線與控制柵連為一體，通過在浮柵的上部引入額外的耦合氧化層和耦合多晶硅層，將控制柵多晶硅層與源線的多晶硅連接在一起，在編程的時(shí)候，控制柵從浮柵的上部提供耦合電壓，也就是編程時(shí)所需要的垂直電場，同時(shí)置于同樣電勢的源線提供了編程時(shí)所需要的橫向電場，保證編程效率。在讀操作時(shí)，源線置Vdd，連為一體的控制柵也置于同樣的電壓，相當(dāng)于預(yù)充，保證讀取速度。
【附圖說明】
[0016]圖1至圖6是本發(fā)明一實(shí)施例的自對準(zhǔn)分離柵結(jié)構(gòu)閃存單元的剖面示意圖；
[0017]圖7至圖16是本發(fā)明另一實(shí)施例的自對準(zhǔn)分離柵結(jié)構(gòu)閃存單元的剖面示意圖。
【具體實(shí)施方式】
[0018]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0019]圖1至圖6示意性地給出了一實(shí)施例的自對準(zhǔn)分離柵結(jié)構(gòu)閃存單元的剖面示意圖。
[0020]請參考圖1，提供襯底100，在襯底100表面依次生長熱氧化層101，浮柵層102和硬掩膜層103。
[0021]所述襯底100材料為半導(dǎo)體硅，可以為η型或者Ρ型半導(dǎo)體，也可以是絕緣體上硅等，所述襯底100可以為多層基片(例如，具有覆蓋電介質(zhì)和金屬膜的硅襯底)、分級基片、絕緣體上硅基片、外延硅基片、部分處理的基片(包括集成電路及其他元件的一部分)、圖案化或未被圖案化的基片。
[0022]所述熱氧化層101材料為氧化硅，生長工藝為熱氧化法，例如干氧熱氧化或濕氧熱氧化，作為一實(shí)施例，采用干氧熱氧化。
[0023]所述浮柵層102材料為多晶硅，生長工藝為化學(xué)氣相沉積。
[0024]所述硬掩膜層103材料為氮化硅，生長工藝為化學(xué)氣相沉積。
[0025]請參考圖2，在所述硬掩膜層103表面形成光刻膠圖形(未示出)，以光刻膠圖形為掩膜，刻蝕所述硬掩膜層103和部分浮柵層102，形成第一開口 104。
[0026]所述光刻膠圖形具有開口，采用各向異性刻蝕工藝，以所述光刻膠圖形為掩膜，刻蝕所述硬掩膜層103直至露出浮柵層102。需要說明的是，各向異性刻蝕工藝在刻蝕穿通所述硬掩膜層103，會刻蝕部分的浮柵層102，使得被刻蝕后的浮柵層102表面呈弧形。
[0027]請參考圖3，在刻蝕后的硬掩膜層和浮柵層102的表面沉積第一氧化層，并對所述第一氧化層進(jìn)行回刻蝕，在第一開口 104的兩側(cè)形成自對準(zhǔn)初始隔離側(cè)墻106。
[0028]請參考圖4，以自對準(zhǔn)初始隔離側(cè)墻106為掩膜，刻蝕浮柵層102和熱氧化層101，直至暴露出襯底100，形成第二開口 107。
[0029]請參考圖5，在所述自對準(zhǔn)初始隔離側(cè)墻106和襯底100表面形成第二氧化層，并對所述第二氧化層進(jìn)行回刻蝕，在第二開口 107暴露出的所述自對準(zhǔn)初始隔離側(cè)墻106、浮柵層102和熱氧化層101的側(cè)壁形成源線隔離層側(cè)墻108。
[0030]請參考圖6，形成填充滿第一開口 104和第二開口 107的多晶硅層，并對所述多晶硅層進(jìn)行平坦化，形成源線109。
[0031]但是，上述實(shí)施例僅僅只通過源線109的結(jié)對浮柵耦合編程的高壓，很難在0.13微米及以下技術(shù)節(jié)點(diǎn)實(shí)現(xiàn)單元尺寸縮小并保證器件性能。
[0032]為此，本發(fā)明的發(fā)明人提出一種新結(jié)構(gòu)的自對準(zhǔn)分離柵結(jié)構(gòu)閃存單元，利用工藝巧妙安排，將源線與控制柵連為一體，通過在浮柵的上部引入額外的耦合氧化層和耦合多晶硅層，將控制柵多晶硅層與源線的多晶硅連接在一起，在編程的時(shí)候，控制柵從浮柵的上部提供耦合電壓，也就是編程時(shí)所需要的垂直電場，同時(shí)置于同樣電勢的源線提供了編程時(shí)所需要的橫向電場，保證編程效率。在讀操作時(shí)，源線置Vdd，連為一體的控制柵也置于同樣的電壓，相當(dāng)于預(yù)充，保證讀取速度。
[0033]圖7至圖16示意性地給出了另一實(shí)施例的自對準(zhǔn)分離柵結(jié)構(gòu)閃存單元的剖面示意圖。
[0034]請參考圖7，提供襯底200，在襯底200表面依次生長熱氧化層201，浮柵層202和硬掩膜層203。
[0035]所述襯底200材料為半導(dǎo)體硅，可以為η型或者P型半導(dǎo)體，也可以是絕緣體上硅等，所述襯底200可以為多層基片(例如，具有覆蓋電介質(zhì)和金屬膜的硅襯底)、分級基片、絕緣體上硅基片、外延硅基片、部分處理的基片(包括集成電路及其他元件的一部分)、圖案化或未被圖案化的基片。
[0036]所述熱氧化層201材料為氧