03、2003的側(cè)面/邊緣，向漏極1005、2005延伸。這個(gè)配置進(jìn)一步減小了輸出電容Coss、柵-漏電容Cgd和漏源泄漏并提高了漏到源的擊穿電壓。
[0027]注意到，圖2和圖3中例示的增強(qiáng)型設(shè)備1001和耗盡型設(shè)備2001的每個(gè)都分別另外與圖1中示出的這些設(shè)備相同。具體地，圖2中示出的增強(qiáng)型設(shè)備1001包括源極1002、柵極1003和漏極1005、覆蓋該設(shè)備的介電薄膜1007和可選擇的場板1006。類似地，圖3中示出的耗盡型設(shè)備2001包括源極2002、柵極2003和漏極2005、覆蓋該設(shè)備的介電薄膜2007和可選擇的場板2006。
[0028]圖4用示意圖例示了圖2和3的實(shí)施例中示出的、通過將較薄AlGaN阻擋層延伸到柵極外面并向漏極延伸，輸出電容的減小程度。如所示，當(dāng)漏-源電壓(Vds)相對低時(shí)，圖2和3中實(shí)施例化的設(shè)備的輸出電容Coss較低。
[0029]圖5A-5F例示了根據(jù)本發(fā)明的示例性實(shí)施例的、制造具有增強(qiáng)型設(shè)備101和耗盡型設(shè)備201的集成電路100的方法。
[0030]開始，如圖5A中所示，在襯底302上生成EPI。如上面指出的，襯底由硅(Si)、碳化硅(SiC)、藍(lán)寶石或任何其他合適的材料形成。然后一個(gè)或多個(gè)緩沖層形成于襯底302的頂面上。緩沖層303可以包括AlN、AlGaN和GaN。然后AlGaN阻擋層304可以形成于緩沖層303之上。在一個(gè)實(shí)施例中，可以在AlGaN阻擋層304下面提供A1N隔離層并且在在AlGaN阻擋層304上面提供GaN保護(hù)層。如本領(lǐng)域技術(shù)人員將理解的，EPI結(jié)構(gòu)的每個(gè)層可以利用傳統(tǒng)沉積技術(shù)沉積或形成于襯底302上。
[0031]然后，如圖5B所示，光刻膠(未示出)被用于該結(jié)構(gòu)上，并且阻擋層304的各部分被部分蝕刻。此蝕刻導(dǎo)致阻擋層304具有兩個(gè)區(qū)104、204，其比阻擋層304的其余部分要更薄(即更小的厚度)。
[0032]形成阻擋層304的這些較薄部分以后，在該頂面上生成pGaN層，其被圖案化和蝕刻以形成圖5C中所示的增強(qiáng)型設(shè)備柵極103。在示例中示出的，較薄層104延伸到柵極103外面，類似于圖3中例示的實(shí)施例。
[0033]然后，參考圖5D，介電層107沉積在柵極103、較薄部分104、較薄部分204和阻擋層304的其余部分上。介電層107被圖案化以去除源極和漏極觸點(diǎn)的該區(qū)域(即創(chuàng)造觸點(diǎn)開窗口 108)。
[0034]如圖5E中所示，在觸點(diǎn)開窗口108形成以后，沉積歐姆接觸層。在示例性的實(shí)施例中，接觸層典型地包括T1、Al和保護(hù)層。圖5E例示了接觸層被圖案化和蝕刻以分別形成增強(qiáng)型和耗盡型設(shè)備的源極觸點(diǎn)102、202，漏極觸點(diǎn)105、205和場板106、206。在接觸層金屬的蝕刻期間，由于通過阻擋層蝕刻以將該層分成第一和第二部分，在兩個(gè)設(shè)備之間可以形成隔離層301。雖然在圖5E中例示的示例性方法例示了蝕刻以形成隔離層301的步驟，如上面指出的，在替代的實(shí)施例中，如本領(lǐng)域技術(shù)人員將理解的，隔離層301可以通過離子注入形成。
[0035]最后，如圖5F所示，該結(jié)構(gòu)被圖案化和蝕刻以在耗盡型設(shè)備的介電薄膜107中形成開口。肖特基金屬被沉積到此開口中并抬高以形成耗盡型設(shè)備的柵極203。
[0036]上面的說明和附圖僅僅考慮為例示具體實(shí)施例，其實(shí)現(xiàn)了本文中描述的特征和優(yōu)點(diǎn)?？梢詫唧w的工藝條件進(jìn)行修改和替代。因此，本發(fā)明的實(shí)施例不能考慮為被前述說明和附圖限制。
【主權(quán)項(xiàng)】
1.一種集成電路，包括: 襯底； 至少一個(gè)緩沖層，形成于所述襯底上； GaN溝道層，形成于所述至少一個(gè)緩沖層上； 阻擋層，形成于所述GaN溝道層上；以及 隔離區(qū)，其將第一晶體管設(shè)備的所述阻擋層的第一部分與第二晶體管設(shè)備的所述阻擋層的第二部分隔離開，所述阻擋層的所述第一部分和所述第二部分的每個(gè)都具有各自的柵極接觸凹陷； 第一柵極觸點(diǎn)，至少部分沉積在所述第一晶體管設(shè)備的所述阻擋層的所述第一部分的所述柵極接觸凹陷中；以及 第二柵極觸點(diǎn)，至少部分沉積在所述第二晶體管設(shè)備的所述阻擋層的所述第二部分的所述柵極接觸凹陷中。2.根據(jù)權(quán)利要求1所述的集成電路，其中所述第一柵極觸點(diǎn)延長了所述第一晶體管設(shè)備的所述阻擋層的所述第一部分的所述柵極接觸凹陷的整個(gè)寬度。3.根據(jù)權(quán)利要求1所述的集成電路，其中所述第二柵極觸點(diǎn)延長了所述第二晶體管設(shè)備的所述阻擋層的所述第二部分的所述柵極接觸凹陷的整個(gè)寬度。4.根據(jù)權(quán)利要求1所述的集成電路，進(jìn)一步包括: 所述阻擋層的所述第一部分上的第一源極和漏極觸點(diǎn);和 所述阻擋層的所述第二部分上的第二源極和漏極觸點(diǎn)。5.根據(jù)權(quán)利要求4所述的集成電路，進(jìn)一步包括介電層，其沉積在所述第一柵極觸點(diǎn)和所述第二柵極觸點(diǎn)和所述阻擋層的所述第一部分和所述第二部分上。6.根據(jù)權(quán)利要求5所述的集成電路，進(jìn)一步包括第一場板和第二場板，其沉積在所述阻擋層的所述第一部分和所述第二部分上。7.根據(jù)權(quán)利要求6所述的集成電路，其中所述第一晶體管設(shè)備是增強(qiáng)型設(shè)備并且所述第二晶體管設(shè)備是耗盡型設(shè)備。8.根據(jù)權(quán)利要求7所述的集成電路，其中所述增強(qiáng)型設(shè)備的閾值電壓的絕對值近似等于所述耗盡型設(shè)備的閾值電壓的絕對值。9.根據(jù)權(quán)利要求7所述的集成電路，其中所述第一柵極觸點(diǎn)延長了所述第一晶體管設(shè)備的所述阻擋層的所述第一部分的所述柵極接觸凹陷的整個(gè)寬度，并且其中所述第二柵極觸點(diǎn)延長了所述第二晶體管設(shè)備的所述阻擋層的所述第二部分的所述柵極接觸凹陷的整個(gè)寬度。10.根據(jù)權(quán)利要求7所述的集成電路，其中各自的所述柵極接觸凹陷的每個(gè)都包括未被各自的所述第一柵極觸點(diǎn)和所述第二柵極觸點(diǎn)覆蓋的部分。11.根據(jù)權(quán)利要求1所述的集成電路，其中所述阻擋層具有第一厚度并且所述阻擋層的所述柵極接觸凹陷具有小于所述第一厚度的第二厚度。12.—種制造集成電路的方法，所述方法包括: 在襯底層上形成至少一個(gè)緩沖層； 在所述至少一個(gè)緩沖層上形成阻擋層； 在所述阻擋層上形成光刻膠； 蝕刻所述阻擋層以形成第一柵極接觸凹陷和第二柵極接觸凹陷； 在所述第一柵極接觸凹陷和所述第二柵極接觸凹陷的一個(gè)中形成第一柵極觸點(diǎn)； 在所述阻擋層上沉積介電層； 蝕刻所述介電層和所述阻擋層以在所述介電層中形成多個(gè)接觸開口 ；以及 在所述第一柵極接觸凹陷和所述第二柵極接觸凹陷之間的所述阻擋層中形成隔離區(qū)。13.根據(jù)權(quán)利要求12所述的方法，進(jìn)一步包括: 蝕刻所述第一柵極接觸凹陷和所述第二柵極接觸凹陷的一者上的所述介電層；以及 沉積肖特基金屬以在所述第一柵極接觸凹陷和所述第二柵極接觸凹陷的另一者中形成第二柵極觸點(diǎn)。14.根據(jù)權(quán)利要求13所述的方法，進(jìn)一步包括在多個(gè)所述接觸開口中沉積歐姆接觸層，以形成第一晶體管設(shè)備和第二晶體管設(shè)備的各自的源極和漏極觸點(diǎn)。15.根據(jù)權(quán)利要求14所述的方法，其中所述第一晶體管設(shè)備是增強(qiáng)型設(shè)備并且所述第二晶體管設(shè)備是耗盡型設(shè)備。16.根據(jù)權(quán)利要求15所述的方法，其中蝕刻所述阻擋層以形成第一柵極接觸凹陷和第二柵極接觸凹陷的所述步驟包括形成具有一厚度的第一柵極接觸凹陷和第二柵極接觸凹陷的每一者，使得所述增強(qiáng)型設(shè)備的閾值電壓的絕對值近似等于所述耗盡型設(shè)備的閾值電壓的絕對值。17.根據(jù)權(quán)利要求16所述的方法，其中在所述第一柵極接觸凹陷和所述第二柵極接觸凹陷的一者中形成所述第一柵極觸點(diǎn)的所述步驟包括僅部分地在所述柵極接觸凹陷中形成所述第一柵極觸點(diǎn)。
【專利摘要】一種集成電路具有襯底、形成于所述襯底上的緩沖層、形成于所述緩沖層上的阻擋層以及隔離區(qū)，其將增強(qiáng)型設(shè)備與耗盡型設(shè)備隔離開。集成電路進(jìn)一步包括沉積在一個(gè)柵極接觸凹陷中的所述增強(qiáng)型設(shè)備的第一柵極觸點(diǎn)和沉積在另一個(gè)柵極接觸凹陷中的所述耗盡型設(shè)備的第二柵極觸點(diǎn)。
【IPC分類】H01L29/778
【公開號】CN105453273
【申請?zhí)枴緾N201480043093
【發(fā)明人】曹建軍, 羅伯特·比奇, 亞歷山大·利道, 阿蘭娜·納卡塔, 羅伯特·斯特里特馬特, 趙廣元, 馬艷萍, 周春華, 塞沙德里·科盧里, 劉芳昌, 蔣明坤, 曹佳麗, 阿古斯·裘哈爾
【申請人】宜普電源轉(zhuǎn)換公司
【公開日】2016年3月30日
【申請日】2014年7月30日
【公告號】DE112014003545T5, US9214399, US20150034962, US20160111416, WO2015017513A2, WO2015017513A3