用于后段(beol)互連的減數(shù)法自對(duì)準(zhǔn)過孔和插塞圖案化的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例屬于半導(dǎo)體結(jié)構(gòu)和處理的領(lǐng)域，并且具體來說，屬于用于后段(BE0L)互連的自對(duì)準(zhǔn)過孔和插塞圖案化的領(lǐng)域。
【背景技術(shù)】
[0002]在過去的幾十年里，集成電路中的特征的縮放已經(jīng)成為日益增長(zhǎng)的半導(dǎo)體產(chǎn)業(yè)背后的驅(qū)動(dòng)力?？s放至越來越小的特征實(shí)現(xiàn)了半導(dǎo)體芯片的有限基板面(real estate)上的功能單元的密度增大。例如，縮小的晶體管尺寸允許在芯片上含有更大數(shù)量的存儲(chǔ)器或邏輯器件，從而為產(chǎn)品的制作提供增大的容量。然而，對(duì)不斷增大的容量的驅(qū)動(dòng)并不是沒有問題的。對(duì)每個(gè)器件的性能進(jìn)行優(yōu)化的必要性變得越來越重要。
[0003]集成電路通常包括導(dǎo)電的微電子結(jié)構(gòu)(在本領(lǐng)域中公知為過孔)，以將過孔上方的金屬線或其它互連電連接到過孔下方的金屬線或其它互連。通常通過光刻工藝形成過孔。代表性地，光致抗蝕劑層可以旋涂在電介質(zhì)層之上，可以通過圖案化掩模使光致抗蝕劑層暴露于圖案化的光化輻射，并且隨后，可以對(duì)暴露的層進(jìn)行顯影以在光致抗蝕劑層中形成開口。接下來，可以通過使用光致抗蝕劑層中的開口作為蝕刻掩模來在電介質(zhì)層中蝕刻用于過孔的開口。該開口被稱為過孔開口。最后，可以用一種或多種金屬或其它導(dǎo)電材料來填充過孔開口以形成過孔。
[0004]過去，過孔的大小和間隔已經(jīng)逐步減小，并且預(yù)期在將來，對(duì)于至少一些類型的集成電路(例如，高級(jí)微處理器、芯片組部件、圖形芯片等)，過孔的大小和間隔將持續(xù)逐步減小。過孔大小的一個(gè)量度是過孔開口的臨界尺寸。過孔間隔的一個(gè)量度是過孔間距。過孔間距表示最接近的相鄰過孔之間的中心到中心的距離。
[0005]當(dāng)通過這種光刻工藝來將具有極小間距的極小過孔圖案化時(shí)，它們本身呈現(xiàn)了若干挑戰(zhàn)，尤其是在間距約為70納米(nm)或更小和/或過孔開口的臨界尺寸約為35nm或更小時(shí)。一個(gè)這種挑戰(zhàn)是過孔與上層互連之間的重疊、以及過孔與下層的著陸互連(landinginterconnect)之間的重疊通常需要被控制為過孔間距的四分之一的數(shù)量級(jí)上的高容差。隨著過孔間距隨著時(shí)間的推移而不斷縮小，重疊容差趨向于隨之以比光刻設(shè)備能夠保持的速率更大的速率進(jìn)行縮放。
[0006]另一個(gè)這種挑戰(zhàn)是過孔開口的臨界尺寸通常趨向于比光刻掃描儀的分辨能力更快地縮放。存在用于縮小過孔開口的臨界尺寸的縮小技術(shù)。然而，縮小的量趨向于受到最小過孔間距以及縮小工藝的能力的限制，以充分地達(dá)到光學(xué)鄰近校正(0PC)中性線，并且不會(huì)顯著損害線寬粗糙度(LWR)和/或臨界尺寸一致性(CDU)。
[0007]又一個(gè)這種挑戰(zhàn)是光致抗蝕劑的LWR和/或⑶U特性通常需要隨著過孔開口的臨近尺寸的減小而提高，以保持臨界尺寸預(yù)算的相同的整體分?jǐn)?shù)。然而，當(dāng)前，大部分光致抗蝕劑的LWR和/或CDU特性并不像過孔開口的臨界尺寸減小那樣迅速地提高。
[0008]再一個(gè)這種挑戰(zhàn)是極小的過孔間距通常趨向于甚至低于極紫外線(EUV)光刻掃描儀的分辨能力。因此，通?？梢允褂脙蓚€(gè)、三個(gè)、或者更多不同的光刻掩模，而這趨向于增加成本。在某一時(shí)刻，如果間距持續(xù)減小，那么即使利用多個(gè)掩模也不可能使用EUV掃描儀來打印用于這些極小間距的過孔開口。
[0009]因此，過孔制造技術(shù)領(lǐng)域需要改進(jìn)。
【附圖說明】
[0010]圖1A-1N示出了根據(jù)本發(fā)明的實(shí)施例的表示減數(shù)法自對(duì)準(zhǔn)過孔和插塞圖案化的方法中的各種操作的集成電路層的部分，其中:
[0011]圖1A示出了在深金屬線制作之后的用于減數(shù)法過孔和插塞工藝的初始點(diǎn)結(jié)構(gòu)；
[0012]圖1B示出了在使金屬線凹陷之后的圖1A的結(jié)構(gòu)；
[0013]圖1C示出了在凹陷的金屬線的凹陷區(qū)域中的硬掩模填充之后的圖1B的結(jié)構(gòu)；
[0014]圖1D示出了在將硬掩模層沉積并圖案化之后的圖1C的結(jié)構(gòu)；
[0015]圖1E示出了在使用圖1D的硬掩模的圖案來限定的溝槽形成之后的圖1D的結(jié)構(gòu)；
[0016]圖1F示出了在圖1E的溝槽中形成ILD并去除第二硬掩模之后的圖1E的結(jié)構(gòu)；
[0017]圖1G示出了在去除占據(jù)所有可能的過孔位置的硬掩模層的剩余部分之后的圖1F的結(jié)構(gòu)；
[0018]圖1H示出了在所有可能的過孔位置中形成光桶(photobucket)之后的圖1G的結(jié)構(gòu)；
[0019]圖1I示出了在過孔位置選擇之后的圖1H的結(jié)構(gòu)；
[0020]圖1J示出了在圖11的開口中的硬掩模填充之后的圖11的結(jié)構(gòu)；
[0021]圖1K示出了在去除插塞帽狀層并形成第二多個(gè)光桶之后的圖1J的結(jié)構(gòu)；
[0022]圖1L示出了在插塞位置選擇之后的圖1K的結(jié)構(gòu)；
[0023 ]圖1M示出了在去除圖1L的硬掩模層之后的圖1L的結(jié)構(gòu)；以及
[0024]圖1N示出了在金屬線和過孔形成之后的圖1M的結(jié)構(gòu)。
[0025]圖2A-圖2D示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的表示減數(shù)法自對(duì)準(zhǔn)插塞圖案化的方法中的各種操作的集成電路層的部分，其中:
[0026]圖2A示出了起始的插塞柵格的平面圖和相對(duì)應(yīng)的截面圖；
[0027]圖2B示出了在光桶填充、曝光和顯影之后的圖2A的結(jié)構(gòu)的平面圖和相對(duì)應(yīng)的截面圖；
[0028]圖2C示出了在插塞形成之后的圖2B的結(jié)構(gòu)的平面圖和相對(duì)應(yīng)的截面圖；以及
[0029]圖2D示出了在去除硬掩模層和剩余的光桶之后的圖2C的結(jié)構(gòu)的平面圖和對(duì)應(yīng)的截面圖。
[0030]圖3示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0031]描述了用于后段(BE0L)互連的減數(shù)法自對(duì)準(zhǔn)過孔和插塞圖案化。在以下描述中，闡述了諸如具體集成和材料機(jī)制等大量具體細(xì)節(jié)，以提供對(duì)本發(fā)明的實(shí)施例的透徹理解。對(duì)本領(lǐng)域技術(shù)人員來說將顯而易見的是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)施本發(fā)明的實(shí)施例。在其它實(shí)例中，并沒有詳細(xì)描述諸如集成電路設(shè)計(jì)布局等公知的特征以免不必要地使本發(fā)明的實(shí)施例難以理解。此外，要理解的是，附圖中所示的各個(gè)實(shí)施例是說明性的表示并且不必按比例繪制。
[0032]本文中所描述的一個(gè)或多個(gè)實(shí)施例針對(duì)用于自對(duì)準(zhǔn)過孔和插塞圖案化的減數(shù)方法，以及根據(jù)該方法所產(chǎn)生的結(jié)構(gòu)。在實(shí)施例中，本文中所描述的工藝使得能夠?qū)崿F(xiàn)后段特征制作的自對(duì)準(zhǔn)金屬化?？梢酝ㄟ^本文中所描述的一種或多種方法來解決針對(duì)下一代過孔和插塞圖案化所預(yù)期的重疊問題。
[0033]為了提供背景，用于過孔的當(dāng)前制作技術(shù)涉及“盲”工藝，其中，在遠(yuǎn)遠(yuǎn)位于ILD溝槽上方的疊置體中將過孔開口圖案化。隨后將過孔開口圖案向下深深地蝕刻到溝槽中。重疊誤差累積并可能導(dǎo)致各種問題，例如，到相鄰金屬線的短路。在示例中，在小于大約50納米間距處的特征的圖案化和對(duì)準(zhǔn)需要許多刻線和臨界對(duì)準(zhǔn)策略，這些刻線和臨界對(duì)準(zhǔn)策略在其它情況下對(duì)于半導(dǎo)體制造工藝而言是極其昂貴的。在實(shí)施例中，相比之下，本文中所描述的方法實(shí)現(xiàn)了自對(duì)準(zhǔn)插塞和/或過孔的制作，從而極大地簡(jiǎn)化了重疊誤差網(wǎng)，并只留下一個(gè)臨界重疊步驟(Mx+1格柵)。
[0034]一般而言，本文中所描述的一個(gè)或多個(gè)實(shí)施例包含使用減數(shù)法來使用已蝕刻的溝槽來預(yù)先形成每個(gè)過孔和插塞。隨后使用附加的操作來選擇保持這些過孔和插塞中的哪些過孔和插塞?？梢允褂谩肮馔啊眮砝具@些操作，盡管也可以使用更常規(guī)的抗蝕劑暴露和ILD回填方法來執(zhí)行選擇工藝。
[0035]更具體來說，一個(gè)或多個(gè)實(shí)施例針對(duì)采用減數(shù)技術(shù)來形成金屬之間的導(dǎo)電過孔和非導(dǎo)電空間或中斷(被稱為“插塞”)的方法。通過定義，過孔用于著陸在先前層金屬圖案上。在這方面，本文中所描述的實(shí)施例實(shí)現(xiàn)了更魯棒的互連制作方案，因?yàn)椴辉僖蕾囉谕ㄟ^光刻設(shè)備的對(duì)準(zhǔn)。這種互連制作方案可以用于節(jié)約許多對(duì)準(zhǔn)/曝光，可以用于改進(jìn)電接觸(例如，通過減小過孔電阻)，并且可以用于減少總的工藝操作和用于使用常規(guī)方法使這些特征圖案化而另外所需的處理時(shí)間。
[0036]圖1A-圖1N示出了根據(jù)本發(fā)明的實(shí)施例的表示減數(shù)法自對(duì)準(zhǔn)過孔和插塞圖案化的方法中的各操作的集成電路層的部分。在每個(gè)所描述的操作處的每個(gè)圖示中，提供了傾斜的三維截面視圖。
[0037]圖1A示出了根據(jù)本發(fā)明的實(shí)施例的在深金屬線制作之后的用于減數(shù)法過孔和插塞工藝的起始點(diǎn)結(jié)構(gòu)100。參考圖1A，結(jié)構(gòu)100包括具有介于中間的層間電介質(zhì)(ILD)線104的金屬線102<JLD線104包括插塞帽狀層106。在實(shí)施例中，如在下文中結(jié)合圖1E更詳細(xì)描述的，之后將插塞帽狀層106圖案化以最終限定用于隨后的插塞形成的所有可能的位置。
[0038]在實(shí)施例中，由金屬線102形成的格柵結(jié)構(gòu)是緊密間距格柵結(jié)構(gòu)。在一個(gè)這種實(shí)施例中，不能直接通過常規(guī)的光刻實(shí)現(xiàn)緊密間距。例如，如本領(lǐng)域中公知的，可以首先形成基于常規(guī)光刻的圖案，但通過使用間隔體掩模圖案化而使間距減半。更進(jìn)一步，可以通過第二輪間隔體掩模圖案化來使原始間距降至四分之一。因此，圖1A的類格柵圖案可以具有以恒定間距間隔開并具有恒定寬度的金屬線?？梢酝ㄟ^間距減半或使間距降至四分之一的方法來制作圖案。還應(yīng)當(dāng)理解，線102中的某些線可以與用于耦合到先前的互連層的下層過孔相關(guān)聯(lián)。
[0039]在實(shí)施例中，通過將溝槽圖案化到具有形成于其上的插塞帽狀層106的ILD材料(例如，線104的ILD材