用于片上系統(tǒng)(SoC)應(yīng)用的垂直非平面半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例涉及半導(dǎo)體器件和半導(dǎo)體工藝的領(lǐng)域，并且具體而言，涉及用于片上系統(tǒng)(SoC)應(yīng)用的垂直非平面半導(dǎo)體器件以及制造垂直非平面半導(dǎo)體器件的方法。
【背景技術(shù)】
[0002]在過(guò)去幾十年里，集成電路中特征的縮放已經(jīng)成為不斷增長(zhǎng)的半導(dǎo)體產(chǎn)業(yè)幕后的驅(qū)動(dòng)力。縮放到越來(lái)越小的特征能夠?qū)崿F(xiàn)半導(dǎo)體芯片有限的面積上功能單元的增大的密度。例如，縮小晶體管尺寸容許在芯片上并入增加數(shù)量的存儲(chǔ)器或邏輯器件，導(dǎo)致制造具有更大能力的產(chǎn)品。然而，對(duì)越來(lái)越大能力的驅(qū)動(dòng)并非沒(méi)有問(wèn)題。優(yōu)化每一個(gè)器件的性能的必要性變得越來(lái)越重要。
[0003]在集成電路器件的制造中，由于尺寸繼續(xù)按比例縮小，諸如鰭式場(chǎng)效應(yīng)晶體管(鰭式-FET)多柵極晶體管已經(jīng)變得越來(lái)越普遍。在常規(guī)工藝中，通常在塊狀硅襯底或絕緣體上硅襯底上制造鰭式-FET。在一些情況下，由于塊狀硅襯底的較低成本以及與現(xiàn)有的高良品率塊狀硅襯底基本結(jié)構(gòu)的兼容性，塊狀硅襯底是優(yōu)選的。
[0004]然而，縮放多柵極晶體管并非沒(méi)有影響。隨著微電子電路的這些基本構(gòu)件塊的尺寸減小并且隨著給定區(qū)域中制造的基本構(gòu)件塊的絕對(duì)數(shù)量增加，對(duì)用于制造這些構(gòu)件塊的半導(dǎo)體工藝的限制已經(jīng)變成壓倒性的。
【附圖說(shuō)明】
[0005]圖1A示出了標(biāo)準(zhǔn)低電壓晶體管和標(biāo)準(zhǔn)模擬/低泄漏晶體管的橫截面視圖。
[0006]圖1B示出了根據(jù)本發(fā)明的實(shí)施例的垂直鰭式-FET晶體管的橫截面視圖。
[0007]圖2A-2E示出了根據(jù)本發(fā)明的實(shí)施例的垂直晶體管的從各個(gè)方向獲得的橫截面視圖，以更好地示出結(jié)合圖1B所描述的概念，
[0008]圖3A-3K示出了根據(jù)本發(fā)明的實(shí)施例的制造垂直鰭式-FET晶體管的方法中的各個(gè)操作的橫截面視圖。
[0009]圖4示出了根據(jù)本發(fā)明的實(shí)施例的針對(duì)圖3K的器件的工作電流流動(dòng)。
[0010]圖5示出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0011]描述了用于片上系統(tǒng)(SoC)應(yīng)用的垂直非平面半導(dǎo)體器件以及制造垂直非平面半導(dǎo)體器件的方法。在下面的描述中，闡述了許多具體細(xì)節(jié)，諸如，具體集成和材料域，以便提供對(duì)本發(fā)明的實(shí)施例的透徹理解。對(duì)于本領(lǐng)域技術(shù)人員顯而易見(jiàn)的是，可以無(wú)需這些特定細(xì)節(jié)來(lái)實(shí)施本發(fā)明的實(shí)施例。在其它情況下，未詳細(xì)描述公知的特征，諸如集成電路設(shè)計(jì)布局，以免不必要地使本發(fā)明的實(shí)施例模糊不清。此外，應(yīng)當(dāng)理解的是，圖中所示的各個(gè)實(shí)施例是示例性表示，未必是按比例繪制的。
[0012]本文所描述的一個(gè)或多個(gè)實(shí)施例針對(duì)制造和實(shí)現(xiàn)用以生成垂直鰭式-FET晶體管的鰭式-FET結(jié)構(gòu)的垂直能力。諸如本文所描述的垂直鰭式-FET晶體管之類(lèi)的垂直鰭式-FET晶體管可適用于片上系統(tǒng)(SoC)應(yīng)用。其它屬性或應(yīng)用可以包括但不限于模擬的、高電壓、輸入/輸出以及低泄漏半導(dǎo)體器件。如通過(guò)以下描述將理解的，垂直鰭式-FET設(shè)計(jì)可以被稱(chēng)為折疊式晶體管(folded transistor)。
[0013]目前，為了提供背景，(SoC)工藝技術(shù)集中于積極地縮放晶體管的柵長(zhǎng)，以根據(jù)摩爾定律提供性能和面積的縮放。由于與最小設(shè)計(jì)規(guī)則晶體管相比這些晶體管具有發(fā)散的晶體管結(jié)構(gòu)，這種橫向縮放的一個(gè)副作用在于對(duì)低泄漏和高電壓器件的支持(低泄漏和高電壓兩者對(duì)于成功的SoC工藝都是關(guān)鍵的)會(huì)變得困難。從工藝和面積的角度，制造長(zhǎng)溝道長(zhǎng)度以實(shí)現(xiàn)高電壓可靠性和低泄漏操作可以證明是困難的且昂貴的。在示例中，支持高電壓輸入/輸出(I/O)器件的當(dāng)前SoC技術(shù)的一個(gè)方案是采用多柵長(zhǎng)度工藝(multiple gatelength process)，其中標(biāo)稱(chēng)(最小Lg)柵極沿著低泄漏或高電壓順應(yīng)式柵極的邊沿來(lái)制造，其被構(gòu)造在具有較長(zhǎng)Lg的較寬間距上。然而，特別當(dāng)標(biāo)稱(chēng)最小設(shè)計(jì)規(guī)則晶體管的柵長(zhǎng)與高電壓I/O器件的柵長(zhǎng)之間的不一致增大時(shí)，這種多柵長(zhǎng)工藝的集成是復(fù)雜且昂貴的。
[0014]為了處理以上問(wèn)題，更具體而言，本文描述的一個(gè)或多個(gè)實(shí)施例提供了優(yōu)于現(xiàn)有技術(shù)的優(yōu)點(diǎn)。首先，由于以更緊湊的垂直實(shí)施方式來(lái)替代現(xiàn)有技術(shù)中的大的橫向大小，改進(jìn)了面積縮放。其次，由于不再需要支持沿著最小柵長(zhǎng)寬的邊沿的柵長(zhǎng)，工藝集成更簡(jiǎn)單。這可以大大地減小圖案化復(fù)雜性以及處理期間的變化(諸如，CMP期間的低到高密度范圍)。第三，如本文所描述的垂直晶體管是可縮放的。在一個(gè)這種實(shí)施例中，隨著鰭狀物高度和垂直集成增加，垂直晶體管的可用溝道長(zhǎng)度增加，為晶體管柵長(zhǎng)選擇提供了更廣泛的選擇。
[0015]作為參考點(diǎn)，圖1A示出了標(biāo)準(zhǔn)低電壓晶體管100A和標(biāo)準(zhǔn)模擬/低電壓晶體管150A的橫截面視圖。參考圖1A，器件100A和器件150A兩者都是N-型的并且都形成于在襯底104上形成的鰭狀物102上。在其中使用了諸如塊狀硅襯底之類(lèi)的塊狀襯底的情況下，P-亞摻雜區(qū)106提供鰭狀物與塊狀襯底之間的電隔離，并且電流路徑被示出為箭頭108。還可以包括淺溝槽隔離區(qū)110。鰭狀物中包括源極區(qū)和漏極區(qū)112(此處示出為外延區(qū))，源極/漏極接觸部114耦合至源極區(qū)和漏極區(qū)112。柵極電極116圍繞源極區(qū)112與漏極區(qū)112之間的鰭狀物102。還可以包括附加?xùn)艠O線118，如所示出的。同樣如所示出的，還可以包括電介質(zhì)柵極帽蓋層122。在給定的公共襯底上，器件100A和器件150A之間的差別是柵長(zhǎng)(Lg)。
[0016]通過(guò)對(duì)比，根據(jù)本發(fā)明的實(shí)施例，利用鰭式-FET的垂直能力來(lái)生成垂直鰭式-FET晶體管。垂直鰭式-FET晶體管可以被實(shí)施為克服與以上所描述的現(xiàn)有技術(shù)方案相關(guān)聯(lián)的許多限制和工藝復(fù)雜性。在一個(gè)這種實(shí)施例中，利用鰭式-FET結(jié)構(gòu)中的垂直性質(zhì)來(lái)形成其中電流垂直(而不是典型的水平方向(就硅襯底而言))流動(dòng)的溝道。常規(guī)的鰭式-FET晶體管采用圍繞在鰭狀物周?chē)膶?duì)齊的(例如，相同高度)源極和漏極接觸部，以及電流傳導(dǎo)受柵極電極靜電地控制。相反，根據(jù)本發(fā)明的實(shí)施例，利用了標(biāo)準(zhǔn)金屬氧化物半導(dǎo)體(M0S)電極配置和物理;然而，從源極到漏極的電流傳導(dǎo)是沿著鰭狀物垂直的。在具體的這種實(shí)施例中，通過(guò)使漏極接觸部向子鰭狀物凹進(jìn)并且引入設(shè)計(jì)的子鰭狀物摻雜方案以實(shí)現(xiàn)晶體管功能性來(lái)實(shí)現(xiàn)垂直導(dǎo)體路徑。
[0017]在第一方面，圖1B示出了根據(jù)本發(fā)明的實(shí)施例的垂直鰭式-FET晶體管100B的橫截面視圖。參考圖1B，器件100B是N-型的，并且形成于在襯底154上形成的鰭狀物152上。在其中使用了諸如塊狀硅襯底之類(lèi)的塊狀襯底的情況下，將N-亞摻雜區(qū)156提供在P-隔離反向摻雜區(qū)157之上。還可以包括淺溝槽隔離區(qū)160。在鰭狀物152中包括源極區(qū)162和漏極區(qū)163(此處被示出為外延區(qū))，源極/漏極接觸部164耦合至源極區(qū)162和漏極區(qū)163。不同于非垂直鰭式-FET(如結(jié)合圖1A所描述的)，相對(duì)于漏極163，源極區(qū)163深深地向鰭狀物152中凹進(jìn)。柵極電極166(其包括未示出的柵極電介質(zhì)層)圍繞源極區(qū)162與漏極區(qū)163之間的鰭狀物152。還可以包括附加?xùn)艠O線168，如所示出的。同樣如所示出的，還可以包括電介質(zhì)柵極帽蓋層170和層間電介質(zhì)層172。從源極區(qū)162到漏極區(qū)163的電流路徑被示出為箭頭168，并且具有基本上垂直的部件(如指向下面的襯底。同樣，柵長(zhǎng)(Lg)被認(rèn)為是垂直的，與圖1A中的器件100A和器件150A的水平柵長(zhǎng)測(cè)量相反。
[0018]在實(shí)施例中，半導(dǎo)體結(jié)構(gòu)或器件100B是非平面器件，諸如但不限于鰭式-FET或三柵極器件。在這種實(shí)施例中，相對(duì)應(yīng)的半導(dǎo)體型溝道區(qū)由三維本體或鰭狀物組成或形成于三維本體或鰭狀物中。在一個(gè)這種半導(dǎo)體中，一個(gè)或多個(gè)柵極電極至少包圍三維本地的頂部表面和一對(duì)側(cè)壁。圖2A-2E示出了根據(jù)本發(fā)明的實(shí)施例的垂直晶體管的從各個(gè)方向獲得的橫截面視圖，以更好地示出結(jié)合圖1B所描述的概念。
[0019]圖2A示出了在鰭狀物202上形成的垂直鰭式-FET晶體管200的三維橫截面視圖。在鰭狀物212中包括源極區(qū)212和漏極區(qū)213，源極/漏極接觸部214耦合至源極區(qū)212和漏極區(qū)213。相對(duì)于漏極區(qū)213，源極區(qū)212深深地