柵的密度是指單位面積內(nèi)的第二偽柵的數(shù)量。
[0051]在一實施例中，第一區(qū)域的不同位置的第一偽柵的密度不相同，第二區(qū)域的不同位置的第二偽柵的密度不相同。
[0052]第一偽柵和第二偽柵均包括位于半導體襯底上的底層填充層，位于底層填充層上的刻蝕停止層，位于刻蝕停止層上的頂層填充層，第一偽柵和第二偽柵采用同一步工藝形成，第一偽柵和第二偽柵的厚度相等，且第一偽柵中的底層填充層的厚度等于第二偽柵中的底層填充層的厚度，第一偽柵中刻蝕停止層的厚度等于第二偽柵中刻蝕停止層的厚度，第一偽柵中頂層填充層的厚度等于第二偽柵中頂層填充層的厚度。
[0053]所述刻蝕停止層203的材料與頂層填充層204和底層填充層202的材料不相同，所述底層填充層202的材料與頂層填充層204的材料相同或不相同，使得在刻蝕去除頂層填充層204時，頂層填充層204材料相對于刻蝕停止層203具有高的刻蝕選擇比。
[0054]所述刻蝕停止層203的材料可以為SiN或S1N，頂層填充層202的材料可以為多晶硅或無定形硅，底層填充層的材料為多晶硅或無定形硅，后續(xù)刻蝕頂層填充層204時，頂層填充層204相對于刻蝕停止層203的刻蝕選擇比大于5:1。
[0055]所述頂層填充層的厚度大于刻蝕停止層和底層填充層的厚度。
[0056]頂層填充層厚度為偽柵總厚度的1/8?1/6，使得刻蝕停止層和底層填充層的總厚度可以較薄，減小了后續(xù)去除刻蝕停止層和底層填充層工藝的難度，并且減小了在去除不同區(qū)域(半導體襯底上形成的柵極具有不同柵極密度或者不同類型柵極時)的刻蝕停止層和底層填充層時刻蝕工藝的差異性。
[0057]在一具體的實施例中，所述頂層填充層的厚度為400?600埃，刻蝕停止層的厚度為25?50埃，底層填充層的厚度為50?100埃。
[0058]參考圖5，在所述偽柵205的側壁上形成側墻207。
[0059]所述側墻207的形成過程為:形成覆蓋所述半導體襯底200和偽柵205的側墻材料層；無掩膜刻蝕所述側墻材料層，在偽柵205的側壁上形成側墻207。
[0060]所述側墻207的材料為氧化硅、氮化硅、氮氧化硅等。所述側墻207可以為單層或多層(大于等于兩層)堆疊結構。
[0061]參考圖6，形成覆蓋所述半導體襯底200和側墻207表面的介質層208，所述介質層208的表面與偽柵205的頂部表面齊平。
[0062]所述介質層208的形成過程為:形成覆蓋所述半導體襯底200、偽柵205、側墻207和圖形化的硬掩膜層206 (參考圖5)的介質材料層；采用化學機械研磨工藝平坦化所述介質層材料層，以偽柵205的頂部表面作為停止層，形成介質層208。本實施例中，在化學機械研磨工藝平坦化介質材料層的過程中，同時去除所述圖形化的硬掩膜層206和部分側墻207。
[0063]在一實施例中，在形成介質層208之前，還包括:以所述偽柵205和側墻207為掩膜，對所述偽柵205和側墻207兩側的半導體襯底200進行離子注入，在偽柵205和側墻207兩側的半導體襯底內(nèi)形成源/漏區(qū)。所述離子注入注入的雜質離子可以為P型雜質離子或N型雜質離子，當形成晶體管為N型的晶體管時，注入的雜質離子為N型雜質離子，N型雜質離子包括磷離子、砷離子、銻離子中的一種或幾種，當形成的晶體掛為P型的晶體管時，注入的雜質離子為P型雜質離子，所述P型雜質離子為硼離子、鎵離子或銦離子中的一種或幾種。
[0064]在一實施例中，在形成介質層208之前，還包括:以所述偽柵205和側墻207為掩膜，刻蝕偽柵205和側墻207兩側的半導體襯底，在偽柵205和側墻207兩側的半導體襯底200內(nèi)形成溝槽；在所述溝槽內(nèi)形成應力源/漏區(qū)，應力源/漏區(qū)形成工藝為原位摻雜選擇性外延工藝。所述應力源/漏區(qū)為壓應力源/漏區(qū)或拉應力源/漏區(qū)，當形成P型的晶體管時，應力源/漏區(qū)為壓應力源/漏區(qū)，壓應力源/漏區(qū)的材料為硅鍺；當形成N型的晶體管時，所述應力源/漏區(qū)為拉應力源/漏區(qū)，拉應力源/漏區(qū)的材料為碳化硅。
[0065]在另一實施例中，所述半導體襯底200包括第一區(qū)域和第二區(qū)域，所述偽柵205包括第一偽柵和第二偽柵時，在形成介質層208之前，還包括:以所述第一偽柵和側墻為掩膜，對所述第一偽柵和側墻兩側的第一區(qū)域的半導體襯底進行第一離子注入，在第一區(qū)域的半導體襯底形成第一源/漏區(qū)，第一源/漏區(qū)被注入第一類型的雜質離子，在第一注入過程中第一偽柵的頂層填充層中也會被注入第一類型的雜質離子；以所述第二偽柵和側墻為掩膜，對所述第二偽柵和側墻兩側的第二區(qū)域的半導體襯底進行第二離子注入，在第二區(qū)域的半導體襯底形成第二源/漏區(qū)，第二源/漏區(qū)被注入第二類型的雜質離子，在第二離子注入過程中第二偽柵的頂層填充層中也會被注入雜質離子，第一類型的雜質離子的類型與第二離子的雜質離子的類型相反。在一具體的實施例中，所述第一偽柵為PMOS晶體管的偽柵時，第一類型的雜質離子為P型的雜質離子，P型的雜質離子為硼離子、鎵離子或銦離子中的一種或幾種，所述第二偽柵為NMOS晶體管的偽柵時，所述第二類型的雜質離子為N型的雜質離子，N型的雜質離子為磷離子、砷離子或銻離子中的一種或幾種。在另一具體的實施例中，所述第一偽柵為NMOS晶體管的偽柵時，第一類型的雜質離子為N型的雜質離子，N型的雜質離子為磷離子、砷離子或銻離子中的一種或幾種，所述第二偽柵為PMOS晶體管的偽柵時，所述第二類型的雜質離子為P型的雜質離子，P型的雜質離子為硼離子、鎵離子或銦離子中的一種或幾種。
[0066]參考圖7，采用第一干法刻蝕工藝去除所述頂層填充層204 (參考圖6)，以刻蝕停止層203作為停止層。
[0067]采用第一干法刻蝕工藝去除頂層填充層204時，刻蝕停止層203作為刻蝕時的停止位置，因而可以很好的控制剩余的偽柵的厚度(等于或近似等于刻蝕停止層203和底層填充層202)，后續(xù)在去除刻蝕停止層203和底層填充層202時，刻蝕工藝的窗口較好控制，刻蝕工藝的穩(wěn)定性和均勻性增強。
[0068]特別是在半導體襯底200包括第一區(qū)域和第二區(qū)域，第一區(qū)域上的第一偽柵與第二區(qū)域上的第二偽柵中摻雜有不同類型的雜質離子，并且第一區(qū)域的半導體襯底上的第一偽柵的密度大于或小于第二區(qū)域的半導體襯底上的第二偽柵的密度時，或者第一區(qū)域上不同位置的第一偽柵的密度不相同，第二區(qū)域的不同位置的第二偽柵的密度不相同時，由于刻蝕停止層的存在，使得去除第一偽柵和第二偽柵的頂層填充層時，減少了第一干法刻蝕時刻蝕負載效應的影響，防止第一區(qū)域剩余的第一偽柵的厚度與第二區(qū)域剩余的第二偽柵的厚度存在差異，使得第一區(qū)域剩余的第一偽柵的厚度等于第二區(qū)域剩余的第二偽柵的厚度，從而提高了后續(xù)去除剩余的第一偽柵和剩余的第二偽柵時刻蝕工藝的穩(wěn)定性和均勻性。
[0069]所述第一干法刻蝕米用的氣體為HBr和O2, HBr流量為10sccm至500sccm, O2流量為Isccm至50sccm，反應腔室壓強為I毫托至50毫托，源功率為300瓦至1500瓦，偏置功率為50瓦至200瓦。
[0070]參考圖8，采用第二干法刻蝕工藝去除所述刻蝕停止層203 (參考圖7)，暴露出底層填充層的表面202。
[0071]采用第二干法刻蝕工藝去除所述刻蝕停止層203時，可以以底層填充層202作為停止層。
[0072]第二干法刻蝕的參數(shù)采用的氣體為CHF3和02，CHF3流量為50sCCm至400sCCm，O2流量為Isccm至50sccm,反應腔室壓強為I毫托至100毫托,源功率為500瓦至1500瓦,偏置功率為50瓦至200瓦。
[0073]參考圖9，采用濕法刻蝕工藝去除所述底層填充層202 (參考圖8)，形成凹槽210，所述凹槽210暴露出半導體襯底200表面。
[0074]本發(fā)明實施例中，由于底層填充層202的厚度保持恒定，因此濕法刻蝕工藝的窗口很好控制，濕法刻蝕工藝的穩(wěn)定性和均勻性增強。所述濕法刻蝕采用的刻蝕溶液為TMAH，TMAH的質量百分比濃度為2