;所述第二控制信號(hào)D_CTRL為高電平時(shí)，所述電池保護(hù)芯片不上拉放電控制輸出管腳DCHG電平且下拉放電控制輸出管腳DCHG電平;所述第二控制信號(hào)D_CTRL為低電平時(shí)，所述電池保護(hù)芯片上拉放電控制輸出管腳DCHG電平。
[0017]本實(shí)用新型第二方面提供一種級(jí)聯(lián)電池保護(hù)系統(tǒng)，該系統(tǒng)包括電池及上述的任一級(jí)聯(lián)電池保護(hù)電路。
[0018]本實(shí)用新型能夠不需要在兩個(gè)級(jí)聯(lián)傳遞的信號(hào)通路上串聯(lián)大電阻來(lái)限制電流大小以節(jié)省功耗和保護(hù)芯片免受大電流沖擊，降低了電池保護(hù)電路的成本;并利用電池保護(hù)芯片來(lái)實(shí)現(xiàn)限流，增加了芯片的集成度。
【附圖說(shuō)明】
[0019]為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0020]圖1為現(xiàn)有技術(shù)提供的一種級(jí)聯(lián)電池保護(hù)電路示意圖；
[0021]圖2為本實(shí)用新型實(shí)施例提供的一種級(jí)聯(lián)電池保護(hù)芯片示意圖；
[0022]圖3為本實(shí)用新型實(shí)施例提供一種級(jí)聯(lián)電池保護(hù)系統(tǒng)示意圖。
【具體實(shí)施方式】
[0023]為使本實(shí)用新型實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。
[0024]圖2為本實(shí)用新型實(shí)施例提供的一種級(jí)聯(lián)電池保護(hù)芯片示意圖。如圖所示，該電池保護(hù)芯片電路001包括充放電控制輸出子電路002和過(guò)充放電保護(hù)輸入子電路003。
[0025]所述充放電控制輸出子電路002，接收所述電池保護(hù)芯片電路001的內(nèi)部第一控制信號(hào)C_CTRL來(lái)判斷是否上拉所述充電控制輸出管腳OV的電平;接收所述電池保護(hù)芯片電路OOI的內(nèi)部第二控制信號(hào)D_CTRL來(lái)判斷是否上拉放電控制輸出管腳DCHG的電平;所述過(guò)充放電保護(hù)輸入子電路003，通過(guò)所述過(guò)充電保護(hù)信號(hào)輸入管腳SOC直接與上級(jí)電池保護(hù)芯片的所述充電控制輸出管腳OV相連形成充電控制輸出通路;并通過(guò)所述過(guò)放電保護(hù)信號(hào)輸入管腳SDC直接與上級(jí)電池保護(hù)芯片的所述放電控制輸出管腳DCHG相連形成放電控制輸出通路;所述每個(gè)電池保護(hù)芯片電路001根據(jù)所述充電控制輸出通路以及所述放電控制輸出通路來(lái)限制通路上的電流大小。
[0026]具體地，充放電控制輸出子電路002包括第一 PMOS管MPUl、第二 PMOS管MPU2、第三PMOS管MPU3、第四PMOS管MPU4、第五PMOS管MPU5以及第六PMOS管MPU6，第一 NMOS管MNUl、第二NMOS管MNU2以及第三NMOS管MNU3，第一電阻RU1。
[0027]第一 PMOS管MPUl分別和第二 PMOS管MPU2、第三PMOS管MPU3以及第四PMOS管MPU4共源共柵，第一 PMOS管MPUl的漏極和柵極與第一匪OS管MNUl的漏極相連，其源極接電源VDD;第二 PMOS管MPU2的漏極與第一匪OS管MNUl的柵極以及第二匪OS管麗U2的漏極相連；第三PMOS管MPU3的漏極與第五PMOS管MPU5的漏極相連；第四PMOS管MPU4的漏極與第六PMOS管MPU6的源極相連;第一匪OS管MNUl的源極與第一電阻RUl的一端以及第二 NMOS管MNU2的柵極相連;第一電阻RUl的另一端接地;第二 NMOS管MNU2的源極接地;第五PMOS管MPU5的柵極接收第一控制信號(hào)C_CTRL，其漏極與所述充電控制輸出管腳OV相連;第六PMOS管MPU6的柵極接收第二控制信號(hào)D_CTRL并與第三NMOS管MNU3的柵極相連，其漏極與所述放電控制輸出管腳DCHG以及第三NMOS管MNU3的漏極相連;第三NMOS管MNU3的源極接地。
[0028]具體地，第三PMOS管MPU3與所述第一 PMOS管MPUl以及所述第二 PMOS管MPU2為電流鏡，且MPU3:MPU2:MPUl比例為K:1:1，K為預(yù)設(shè)的大于I的系數(shù);所述第四PMOS管MPU4與所述第一PMOS管MPUl以及所述第二PMOS管MPU2為電流鏡，且MPU4: MPU2: MPUl比例為K:1:1，K為預(yù)設(shè)的大于I的系數(shù)。
[0029]具體地，作為本實(shí)用新型實(shí)施例的一種可能實(shí)現(xiàn)方式，第三PMOS管MPU3可設(shè)置于第五PMOS管MPU5和所述充電控制輸出管腳OV之間；其中，其柵極與所述第二PMOS管MPU2以及所述第一 PMOS管MPUl的柵極相連，其源極與第五PMOS管MPU5的漏極相連，其漏極與充電控制輸出管腳OV相連。
[0030]作為本實(shí)用新型實(shí)施例的一種可能實(shí)現(xiàn)方式，第四PMOS管MPU4可設(shè)置于第六PMOS管MPU6和所述放電控制輸出管腳DCHG之間；其中，其柵極與所述第二PMOS管MPU2以及所述第一 PMOS管MPUl的柵極相連，其源極與第六PMOS管MPU6的漏極相連，其漏極與所述放電控制輸出管腳DCHG相連。
[0031]需要說(shuō)明的是，上述兩種實(shí)施方式，可以分別進(jìn)行，也可以同時(shí)進(jìn)行；并不單獨(dú)限定本實(shí)用新型所保護(hù)的范圍。
[0032]具體地，作為本實(shí)用新型實(shí)施例的一種可能實(shí)現(xiàn)方式，可用第二電阻取代第三PMOS管MPU3;其中，第二電阻的一端與所述第一PMOS管MPUl、所述第二PMOS管MPU2的源極相連，其另一端與所述第五PMOS管MPU5的源極相連。
[0033]作為本實(shí)用新型實(shí)施例的一種可能實(shí)現(xiàn)方式，可用第三電阻取代第四PMOS管MPU4;其中，第三電阻的一端與所述第一 PMOS管MPUl、所述第二 PMOS管MPU2的源極相連，其另一端與所述第六PMOS管MPU6的源極相連。
[0034]需要說(shuō)明的是，用第二電阻取代MPU3、用第三電阻取代MPU4，這兩種實(shí)施方式可以同時(shí)進(jìn)行，也可以分別單獨(dú)進(jìn)行。
[0035]具體地，過(guò)充放電保護(hù)輸入子電路003包括第一 PMOS管MPDl、第二 PMOS管MPD2、第三PMOS管MPD3、第四PMOS管MPD4、第五PMOS管MPD5以及第六PMOS管MPD6，第一匪OS管MND1、第二匪OS管MND2、第三匪OS管MND3、第四匪OS管MND4、第五匪OS管MND5以及第六匪OS管MND6，第一電阻RDl，第一反相器INVl以及第二反相器INV2。
[0036]第一PMOS管MPD1、第二PMOS管MPD2、第四PMOS管MPD4以及第六PMOS管MPD6共源共柵，第一 PMOS管MPDl的源極接電源VDD，其柵極和漏極與第一匪OS管MNDl的漏極相連;第二PMOS管MPD2的漏極與第一 NMOS管MNDl的柵極以及第二 NMOS管MND2的漏極相連;第四PMOS管MPD4的漏極與第四NMOS管MND4的漏極以及第一反相器INVl的輸入端相連;第六PMOS管MPD6的漏極與第六NMOS管MND6的漏極以及第二反相器INV2的輸出端相連;第三PMOS管MPD3的源極與所述過(guò)充電保護(hù)信號(hào)輸入管腳SOC相連，其柵極與第一 PMOS管MPDl的柵極相連，其漏極與第三NMOS管MND3的漏極和柵極相連;第五PMOS管MPD5的源極與所述過(guò)放電保護(hù)信號(hào)輸入管腳SDC相連，其柵極與第一 PMOS管MPDl的柵極相連，其漏極與第五NMOS管MND5的漏極和柵極相連;第一匪OS管MNDl的源極與第一電阻RDl的一端以及第二NMOS管MND2的柵極相連；第一電阻RDl的另一端接地;第二 NMOS管MND2的源極接地;第三NMOS管MND3的源極接地，其柵極與第四匪OS管MND4的柵極相連;第四匪OS管MND4的源極接地;第一反相器INVl的電流源接電源VDD，其電流沉接地，其輸出UPPER_0V信號(hào);第五匪OS管MND5的源極接地，其柵極與第六匪OS管MND6的柵極相連;第六匪OS管MND6源極接地;第二反相器INV2的電流源接電源VDD，其電流沉接地，其輸出UPPER_DCHG信號(hào)。
[0037]具體地，第三NMOS管MND3與第四NMOS管MND4為電流鏡，且MND3:MND4比例為1:1;第一PMOS管MPD1、第二PMOS管MPD2以及第四PMOS管MPD4為電流鏡，且MI3D1: MPD2: MPD4比例為1:1:]?，]\1為預(yù)設(shè)的大于1的系數(shù);第五匪03管1仰5與第六匪03管1冊(cè)6為電流鏡，且]\^)5:]\^)6比例為I: I;第一PMOS管MPDl、第二PMOS管MPD2以及第六PMOS管MPD6為電流鏡，且MPDl:MPD2:MPD6比例為1:1:M，M為預(yù)設(shè)的大于I的系數(shù)。
[0038]具體地，第三PMOS管MPD3以及第五