護芯片電路，每個電池保護芯片電路上設(shè)置有充電控制輸出管腳0V、放電控制輸出管腳DCHG、過充電保護信號輸入管腳SOC以及過放電保護信號輸入管腳SDC;其特征在于，每個電池保護芯片電路(OOl)包括充放電控制輸出子電路(002)和過充放電保護輸入子電路(003);其中， 所述充放電控制輸出子電路(002)，接收所述電池保護芯片電路(001)的內(nèi)部第一控制信號C_CTRL來判斷是否上拉所述充電控制輸出管腳OV的電平;接收所述電池保護芯片電路(001)的內(nèi)部第二控制信號0_(^此來判斷是否上拉放電控制輸出管腳DCHG的電平； 所述過充放電保護輸入子電路(003)，通過所述過充電保護信號輸入管腳SOC直接與上級電池保護芯片的所述充電控制輸出管腳OV相連形成充電控制輸出通路;并通過所述過放電保護信號輸入管腳SDC直接與上級電池保護芯片的所述放電控制輸出管腳DCHG相連形成放電控制輸出通路； 所述每個電池保護芯片電路(001)根據(jù)所述充電控制輸出通路以及所述放電控制輸出通路來限制通路上的電流大小。2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述充放電控制輸出子電路(002)包括第一PMOS 管 MPUl、第二 PMOS 管 MPU2、第三 PMOS 管 MPU3、第四 PMOS 管 MPU4、第五 PMOS 管 MPU5 以及第六PMOS管MPU6，第一NMOS管MNUl、第二NMOS管MNU2以及第三NMOS管MNU3，第一電阻RUl ；其中， 第一 PMOS管MPUl分別和第二 PMOS管MPU2、第三PMOS管MPU3以及第四PMOS管MPU4共源共柵，第一 PMOS管MPUI的漏極和柵極與第一WOS管MNUl的漏極相連，其源極接電源VDD;第二PMOS管MPU2的漏極與第一 NMOS管MNUl的柵極以及第二 NMOS管MNU2的漏極相連;第三PMOS管MPU3的漏極與第五PMOS管MPU5的漏極相連;第四PMOS管MPU4的漏極與第六PMOS管MPU6的源極相連;第一 NMOS管MNUl的源極與第一電阻RUl的一端以及第二 NMOS管MNU2的柵極相連;第一電阻RUl的另一端接地;第二 NMOS管MNU2的源極接地;第五PMOS管MPU5的柵極接收第一控制信號C_CTRL，其漏極與所述充電控制輸出管腳OV相連;第六PMOS管MPU6的柵極接收第二控制信號0_(^此并與第三匪OS管MNU3的柵極相連，其漏極與所述放電控制輸出管腳DCHG以及第三NMOS管MNU3的漏極相連;第三NMOS管MNU3的源極接地。3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述第三PMOS管MPU3與所述第一PMOS管MPUI以及所述第二PMOS管MPU2為電流鏡，且MPU3: MPU2: MPUI比例為K:1:1，K為預(yù)設(shè)的大于I的系數(shù)； 所述第四PMOS管MPU4與所述第一 PMOS管MPUl以及所述第二 PMOS管MPU2為電流鏡，且MPU4: MPU2: MPUl比例為K:1:1，K為預(yù)設(shè)的大于I的系數(shù)。4.根據(jù)權(quán)利要求3所述的電路，其特征在于，所述第三PMOS管MPU3可設(shè)置于第五PMOS管MPU5和所述充電控制輸出管腳OV之間；其中，其柵極與所述第二PMOS管MPU2以及所述第一PMOS管MPUl的柵極相連，其源極與第五PMOS管MPU5的漏極相連，其漏極與充電控制輸出管腳OV相連;和/或 所述第四PMOS管MPU4可設(shè)置于第六PMOS管MPU6和所述放電控制輸出管腳DCHG之間；其中，其柵極與所述第二PMOS管MPU2以及所述第一PMOS管MPUl的柵極相連，其源極與第六PMOS管MPU6的漏極相連，其漏極與所述放電控制輸出管腳DCHG相連。5.根據(jù)權(quán)利要求2所述的電路，其特征在于，可用第二電阻取代第三PMOS管MPU3;其中，第二電阻的一端與所述第一PMOS管MPUl、所述第二PMOS管MPU2的源極相連，其另一端與所述第五PMOS管MPU5的源極相連;和/或 可用第三電阻取代第四PMOS管MPU4;其中，第三電阻的一端與所述第一 PMOS管MPU1、K述第二 PMOS管MPU2的源極相連，其另一端與所述第六PMOS管MPU6的源極相連。6.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述過充放電保護輸入子電路(003)包括第一 PMOS 管 MPD1、第二 PMOS 管 MPD2、第三 PMOS 管 MPD3、第四 PMOS 管 MPD4、第五 PMOS 管 MPD5 以及第六 PMOS 管 MPD6，第一 NMOS 管 MND1、第二 NMOS 管 MND2、第三 NMOS 管 MND3、第四 NMOS 管 MND4、第五NMOS管MND5以及第六匪OS管MND6，第一電阻RDl，第一反相器INVl以及第二反相器INV2;其中， 第一PMOS管MPDl、第二PMOS管MPD2、第四PMOS管MPD4以及第六PMOS管MPD6共源共柵，第一PMOS管MPDl的源極接電源VDD，其柵極和漏極與第一 NMOS管MNDl的漏極相連;第二 PMOS管MPD2的漏極與第一 NMOS管MNDl的柵極以及第二 NMOS管MND2的漏極相連;第四PMOS管MPD4的漏極與第四NMOS管MND4的漏極以及第一反相器INVl的輸入端相連;第六PMOS管MPD6的漏極與第六NMOS管MND6的漏極以及第二反相器INV2的輸出端相連;第三PMOS管MPD3的源極與所述過充電保護信號輸入管腳SOC相連，其柵極與第一 PMOS管MPDl的柵極相連，其漏極與第三匪OS管MND3的漏極和柵極相連;第五PMOS管MPD5的源極與所述過放電保護信號輸入管腳SDC相連，其柵極與第一 PMOS管MPDl的柵極相連，其漏極與第五NMOS管MND5的漏極和柵極相連;第一 NMOS管MNDl的源極與第一電阻RDl的一端以及第二 NMOS管MND2的柵極相連;第一電阻RDl的另一端接地;第二匪OS管MND2的源極接地;第三匪OS管MND3的源極接地，其柵極與第四匪OS管MND4的柵極相連;第四匪OS管MND4的源極接地;第一反相器INVI的電流源接電源VDD，其電流沉接地，其輸出UPPER_0V信號；第五匪OS管MND5的源極接地，其柵極與第六匪OS管MND6的柵極相連;第六匪OS管MND6源極接地;第二反相器INV2的電流源接電源VDD，其電流沉接地，其輸出UPPER_DCHG信號。7.根據(jù)權(quán)利要求6所述的電路，其特征在于，第三NMOS管MND3與第四NMOS管MND4為電流鏡，且MND3:MND4比例為1:1;第一PMOS管MPDl、第二PMOS管MPD2以及第四PMOS管MPD4為電流鏡，且MPDl:MPD2:MPD4比例為1:1:M，M為預(yù)設(shè)的大于I的系數(shù)； 第五匪OS管MND5與第六匪OS管MND6為電流鏡，且MND5:MND6比例為1:1;第一PMOS管MPD1、第二PMOS管MPD2以及第六PMOS管MPD6為電流鏡，且MPD1:MPD2:MPD6比例為1:1:M，M為預(yù)設(shè)的大于I的系數(shù)。8.根據(jù)權(quán)利要求7所述的電路，其特征在于，第三PMOS管MPD3以及第五PMOS管MPD5的閾值大于第二 PMOS管MPD2的閾值。9.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述第一控制信號C_CTRL為高電平時，所述電池保護芯片不上拉充電控制輸出管腳OV電平;所述第一控制信號C_CTRL為低電平時，所述電池保護芯片上拉充電控制輸出管腳OV電平； 所述第二控制信號D_CTRL為高電平時，所述電池保護芯片不上拉放電控制輸出管腳DCHG電平且下拉放電控制輸出管腳DCHG電平;所述第二控制信號D_CTRL為低電平時，所述電池保護芯片上拉放電控制輸出管腳DCHG電平。10.—種級聯(lián)電池保護系統(tǒng)，其特征在于，所述系統(tǒng)包括電池及如權(quán)利要求1-9所述的任一級聯(lián)電池保護電路。
【專利摘要】本實用新型提供一種級聯(lián)電池保護電路及其系統(tǒng)，該電路通過過充電保護信號輸入管腳SOC直接與上級電池保護芯片的所述充電控制輸出管腳OV相連形成充電控制輸出通路；并通過過放電保護信號輸入管腳SDC直接與上級電池保護芯片的放電控制輸出管腳DCHG相連形成放電控制輸出通路；電池保護芯片電路根據(jù)充電控制輸出通路以及放電控制輸出通路來限制通路上的電流大小。本實用新型能夠不需要在兩個級聯(lián)傳遞的信號通路上串聯(lián)大電阻來限制電流大小以節(jié)省功耗和保護芯片免受大電流沖擊，降低了電池保護電路的成本；并利用電池保護芯片來實現(xiàn)限流，增加了芯片的集成度。
【IPC分類】H02H7/18, H02J7/00
【公開號】CN205377268
【申請?zhí)枴緾N201521030875
【發(fā)明人】尹航, 田文博, 王釗
【申請人】無錫中感微電子股份有限公司
【公開日】2016年7月6日
【申請日】2015年12月14日