本發(fā)明涉及碼制轉(zhuǎn)換電路，特別是一種格雷碼轉(zhuǎn)李氏制約競爭計(jì)數(shù)編碼的碼制轉(zhuǎn)換電路。

背景技術(shù)：
目前，格雷碼廣泛應(yīng)用于數(shù)字電路領(lǐng)域。格雷碼相鄰編碼數(shù)據(jù)只有一位電平不同，這種編碼方式能有效地避免數(shù)字集成電路設(shè)計(jì)中組合電路的競爭與冒險(xiǎn)現(xiàn)象。但是采用格雷碼編碼的數(shù)據(jù)，從高位到低位，每一位在一個(gè)計(jì)數(shù)周期內(nèi)都跳變多次，沒有明顯特征，如表一所示。因此當(dāng)后續(xù)電路模塊采集格雷碼編碼數(shù)據(jù)連續(xù)發(fā)生兩次錯誤時(shí)，不容易糾錯。李氏制約競爭計(jì)數(shù)碼不僅擁有格雷碼相鄰編碼數(shù)據(jù)只有一位電平不同的特征，還有兩個(gè)獨(dú)有特征。其一是，最低位的電平在一個(gè)周期內(nèi)只跳變一次，如表一所示在1到8的計(jì)數(shù)期間，最低位一直為1；其二是，在一個(gè)計(jì)數(shù)周期內(nèi)李氏制約競爭計(jì)數(shù)碼的第三位L2{0000,0111,1111,1000}是由第一位L0{0111,1111,1000,0000}序列右移四位所得，第四位L3與第二位L1之間也有同樣關(guān)系。這兩個(gè)特征，使得李氏編碼的糾錯能力強(qiáng)于格雷碼，同時(shí)也使得李氏編碼的發(fā)生電路更為復(fù)雜，李氏編碼的發(fā)生電路需要有初始化序列預(yù)置電路。表116進(jìn)制數(shù)李氏編碼格雷碼L3L2L1L0G3G2G1G0000000000100010001210010011310110010400110110501110111601010101711010100811111100911101101A01101111B01001110C11001010D10001011E10101001F00101000在數(shù)字集成電路設(shè)計(jì)中應(yīng)用格雷碼轉(zhuǎn)李氏競爭計(jì)數(shù)編碼的碼制電路，集合了兩者的優(yōu)點(diǎn)，不緊編碼糾錯能力強(qiáng)，計(jì)數(shù)電路的結(jié)構(gòu)也相對簡單。目前還沒有出現(xiàn)用于格雷碼轉(zhuǎn)換為李氏編碼的專利技術(shù)。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明所要解決的技術(shù)問題是提供一種能夠?qū)⑤斎氲?位格雷碼編碼數(shù)據(jù)同步轉(zhuǎn)換成4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)，且?guī)в袕?fù)位清零端的格雷碼轉(zhuǎn)李氏制約競爭計(jì)數(shù)編碼的碼制轉(zhuǎn)換電路。本發(fā)明為解決上述技術(shù)問題采用以下技術(shù)方案：本發(fā)明設(shè)計(jì)了一種格雷碼轉(zhuǎn)李氏制約競爭計(jì)數(shù)編碼的碼制轉(zhuǎn)換電路，包括4位輸入寄存器，譯碼組合邏輯電路和4位輸出寄存器，所述4位輸入寄存器和4位輸出寄存器分別由一個(gè)4位D觸發(fā)器構(gòu)成，其中：所述4位輸入寄存器在時(shí)鐘上升沿采集并保存4位格雷碼編碼數(shù)據(jù)，并將采集到的4位格雷碼編碼數(shù)據(jù)傳輸至譯碼組合邏輯電路，所述譯碼組合邏輯電路在一個(gè)時(shí)鐘周期內(nèi)將接收到的4位格雷碼編碼數(shù)據(jù)轉(zhuǎn)換成4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)，并傳輸至4位輸出寄存器；所述4位輸出寄存器在時(shí)鐘上升沿采集并保存譯碼組合邏輯電路轉(zhuǎn)換后的4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)，并將采集到的4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)傳輸至輸出端口，同時(shí)在復(fù)位控制信號有效時(shí)將輸出端口數(shù)據(jù)清零。作為本發(fā)明的一種優(yōu)化結(jié)構(gòu)：所述譯碼組合邏輯電路包括7個(gè)兩輸入與門、7個(gè)三輸入與門、2個(gè)三輸入或門和2個(gè)四輸入或門，其中：所述4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)的碼位由第一位至第四位依次升高，所述4位格雷碼編碼數(shù)據(jù)的碼位由第一位至第四位依次升高；所述第一四輸入或門的輸出端、第一三輸入或門的輸出端、第二四輸入或門的輸出端和第二三輸入或門的輸出端分別用于輸出4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)的第一至第四位；所述第一四輸入或門的4個(gè)輸入端分別連接第一兩輸入與門、第二兩輸入與門、第三兩輸入與門和第一三輸入與門的輸出端；所述第一三輸入或門的3個(gè)輸入端分別連接第二三輸入與門、第四兩輸入與門和第三三輸入與門的輸出端；所述第二四輸入或門的4個(gè)輸入端分別連接第五兩輸入與門、第六兩輸入與門、第四三輸入與門和第五三輸入與門的輸出端；所述第二三輸入或門的3個(gè)輸入端分別連接第七兩輸入與門、第六三輸入與門和第七三輸入與門的輸出端；所述第二兩輸入與門的第一輸入端、第二三輸入與門的第一輸入端、第四三輸入與門的第三輸入端和第六三輸入與門的第一輸入端用于輸入4位格雷碼的第一位正向信號；所述第一三輸入與門的的第一輸入端、第三三輸入與門的第一輸入端、第五三輸入與門的第一輸入端和第七三輸入與門的第一輸入端用于輸入4位格雷碼的第一位反相信號；所述第一兩輸入與門的第一輸入端、第二三輸入與門的第二輸入端、第三三輸入與門的第二輸入端、第四三輸入與門的第二輸入端、第五三輸入與門的第二輸入端、第七兩輸入與門的第一輸入端用于輸入4位格雷碼的第二位正向信號；所述第一三輸入與門的第二輸入端、第四兩輸入與門的第一輸入端、第五兩輸入與門的第一輸入端、第六三輸入與門的第二輸入端和第七三輸入與門的第二輸入端用于輸入4位格雷碼的第二位反相信號；所述第三兩輸入與門的第一輸入端、第一三輸入與門的第三輸入端、第二三輸入與門的第三輸入端、第五兩輸入與門的第二輸入端、第六兩輸入與門的第一輸入端、第四三輸入與門的第一輸入端和第七三輸入與門的第三輸入端用于輸入4位格雷碼的第三位正向信號；所述第七兩輸入與門的第二輸入端用于輸入4位格雷碼的第三位反向信號；所述第四兩輸入與門的第二輸入端、第六兩輸入與門的第二輸入端、第五三輸入與門的第三輸入端和第六三輸入與門的第三輸入端用于輸入4位格雷碼的第四位正向信號；所述第一兩輸入與門的第二輸入端、第二兩輸入與門的第二輸入端和第三兩輸入與門的第二輸入端用于輸入4位格雷碼的第四位反向信號。本發(fā)明采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果：1.本發(fā)明中的譯碼電路只有兩級邏輯層次，邏輯延遲很小，可在100MHz以上的頻率工作；2.本發(fā)明采用同步電路設(shè)計(jì)方法學(xué)，譯碼過程中出現(xiàn)的暫態(tài)不會出現(xiàn)在輸出端影響下一級；3.本發(fā)明中的輸出端口具有異步復(fù)位清零功能。附圖說明圖1是本發(fā)明設(shè)計(jì)的格雷碼轉(zhuǎn)李氏制約競爭計(jì)數(shù)編碼的碼制轉(zhuǎn)換電路的結(jié)構(gòu)框架圖；圖2是本發(fā)明設(shè)計(jì)的格雷碼轉(zhuǎn)李氏制約競爭計(jì)數(shù)編碼的碼制轉(zhuǎn)換電路的接口時(shí)序圖；圖3是本發(fā)明所設(shè)計(jì)碼制轉(zhuǎn)換電路中的譯碼組合邏輯電路門級電路圖。具體實(shí)施方式下面結(jié)合附圖對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)說明：如圖1所示，本發(fā)明設(shè)計(jì)了一種格雷碼轉(zhuǎn)李氏制約競爭計(jì)數(shù)編碼的碼制轉(zhuǎn)換電路，包括4位輸入寄存器，譯碼組合邏輯電路和4位輸出寄存器，所述4位輸入寄存器和4位輸出寄存器分別由一個(gè)4位D觸發(fā)器構(gòu)成，其中：所述4位輸入寄存器在時(shí)鐘上升沿采集并保存4位格雷碼編碼數(shù)據(jù)，并將采集到的4位格雷碼編碼數(shù)據(jù)傳輸至譯碼組合邏輯電路，所述譯碼組合邏輯電路在一個(gè)時(shí)鐘周期內(nèi)將接收到的4位格雷碼編碼數(shù)據(jù)轉(zhuǎn)換成4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)，并傳輸至4位輸出寄存器；所述4位輸出寄存器在時(shí)鐘上升沿采集并保存譯碼組合邏輯電路轉(zhuǎn)換后的4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)，并將采集到的4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)傳輸至輸出端口，同時(shí)在復(fù)位控制信號有效時(shí)將輸出端口數(shù)據(jù)清零。如圖2所示，當(dāng)復(fù)位信號rst_n為低電平時(shí)，輸出端口復(fù)位為0000；當(dāng)復(fù)位信號rst_n為高電平時(shí)復(fù)位無效，當(dāng)前時(shí)鐘輸出端口的李氏競爭計(jì)數(shù)編碼數(shù)據(jù)對應(yīng)上一個(gè)時(shí)鐘輸入的格雷碼編碼數(shù)據(jù)，即碼制轉(zhuǎn)換電路在一個(gè)時(shí)鐘周期內(nèi)完成了碼制轉(zhuǎn)換功能。如圖3所示，所述譯碼組合邏輯電路包括7個(gè)兩輸入與門、7個(gè)三輸入與門、2個(gè)三輸入或門和2個(gè)四輸入或門，其中：所述4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)的碼位由第一位至第四位依次升高，所述4位格雷碼編碼數(shù)據(jù)的碼位由第一位至第四位依次升高；所述第一四輸入或門的輸出端、第一三輸入或門的輸出端、第二四輸入或門的輸出端和第二三輸入或門的輸出端分別用于輸出4位李氏競爭計(jì)數(shù)碼編碼數(shù)據(jù)的第一至第四位；所述第一四輸入或門的4個(gè)輸入端分別連接第一兩輸入與門、第二兩輸入與門、第三兩輸入與門和第一三輸入與門的輸出端；所述第一三輸入或門的3個(gè)輸入端分別連接第二三輸入與門、第四兩輸入與門和第三三輸入與門的輸出端；所述第二四輸入或門的4個(gè)輸入端分別連接第五兩輸入與門、第六兩輸入與門、第四三輸入與門和第五三輸入與門的輸出端；所述第二三輸入或門的3個(gè)輸入端分別連接第七兩輸入與門、第六三輸入與門和第七三輸入與門的輸出端；所述第二兩輸入與門的第一輸入端、第二三輸入與門的第一輸入端、第四三輸入與門的第三輸入端和第六三輸入與門的第一輸入端用于輸入4位格雷碼的第一位正向信號；所述第一三輸入與門的的第一輸入端、第三三輸入與門的第一輸入端、第五三輸入與門的第一輸入端和第七三輸入與門的第一輸入端用于輸入4位格雷碼的第一位反相信號；所述第一兩輸入與門的第一輸入端、第二三輸入與門的第二輸入端、第三三輸入與門的第二輸入端、第四三輸入與門的第二輸入端、第五三輸入與門的第二輸入端、第七兩輸入與門的第一輸入端用于輸入4位格雷碼的第二位正向信號；所述第一三輸入與門的第二輸入端、第四兩輸入與門的第一輸入端、第五兩輸入與門的第一輸入端、第六三輸入與門的第二輸入端和第七三輸入與門的第二輸入端用于輸入4位格雷碼的第二位反相信號；所述第三兩輸入與門的第一輸入端、第一三輸入與門的第三輸入端、第二三輸入與門的第三輸入端、第五兩輸入與門的第二輸入端、第六兩輸入與門的第一輸入端、第四三輸入與門的第一輸入端和第七三輸入與門的第三輸入端用于輸入4位格雷碼的第三位正向信號；所述第七兩輸入與門的第二輸入端用于輸入4位格雷碼的第三位反向信號；所述第四兩輸入與門的第二輸入端、第六兩輸入與門的第二輸入端、第五三輸入與門的第三輸入端和第六三輸入與門的第三輸入端用于輸入4位格雷碼的第四位正向信號；所述第一兩輸入與門的第二輸入端、第二兩輸入與門的第二輸入端和第三兩輸入與門的第二輸入端用于輸入4位格雷碼的第四位反向信號。從G3到G0是輸入寄存器內(nèi)存儲的格雷碼編碼數(shù)據(jù)位，從L3到L0是譯碼生成的李氏編碼數(shù)據(jù)位，連接到構(gòu)成輸出寄存器的4位D觸發(fā)器輸入端，邏輯關(guān)系式如下：以上實(shí)施例僅為說明本發(fā)明的技術(shù)思想，不能以此限定本發(fā)明的保護(hù)范圍，凡是按照本發(fā)明提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動，均落入本發(fā)明保護(hù)范圍之內(nèi)。