本發(fā)明涉及電路領(lǐng)域，尤其涉及一種占空比調(diào)整電路和模數(shù)轉(zhuǎn)換系統(tǒng)。

背景技術(shù)：

時(shí)鐘占空比調(diào)整電路在模擬數(shù)字轉(zhuǎn)換器(ADC)中應(yīng)用非常廣泛，時(shí)鐘的性能直接影響ADC的整體性能，尤其在逐次逼近寄存器型模擬數(shù)字轉(zhuǎn)換器(SAR ADC)中，由于整體功耗較小，因此實(shí)現(xiàn)低功耗高性能的時(shí)鐘占空比穩(wěn)定電路有著很大的意義。

異步結(jié)構(gòu)的SAR ADC中，由于每個(gè)周期需要進(jìn)行多次比較，隨著精度的增加，需要改變ADC的比較工作時(shí)間，壓縮采樣時(shí)間，因此需要占空比低于50％的時(shí)鐘。

圖1為一種現(xiàn)有占空比調(diào)整電路，包括：與門(mén)11、可控延遲電路12、占空比檢測(cè)單元13和誤差放大器14。

占空比檢測(cè)單元13可以是由電阻R11和電容C11組成的RC濾波器，通過(guò)RC濾波器檢測(cè)輸出時(shí)鐘信號(hào)clk_out，得到與時(shí)鐘信號(hào)clk_out的占空比相應(yīng)的直流信號(hào)VD。直流信號(hào)VD的電壓值與輸出時(shí)鐘信號(hào)的占空比相關(guān)。

直流信號(hào)VD與基準(zhǔn)電壓VREF的電壓差經(jīng)過(guò)誤差放大器14放大得到調(diào)整電壓VC，不同電壓值的調(diào)整電壓VC控制可控延遲電路12對(duì)輸入時(shí)鐘clk_in進(jìn)行不同時(shí)間的延遲，從而得到延遲時(shí)鐘信號(hào)clk_d。然后，經(jīng)過(guò)主通路得出所需占空比的輸出時(shí)鐘信號(hào)clk_out，整體環(huán)路為一個(gè)負(fù)反饋。

上述占空比調(diào)整電路的實(shí)現(xiàn)原理:

(Do*VDD-VREF)*A*K＝Do 公式1

在公式1中，Do為輸出時(shí)鐘信號(hào)clk_out的占空比，VDD為電源電壓的電壓值，VREF為基準(zhǔn)電壓VREF的電壓值，A為誤差放大器14的增益，K為調(diào)整電壓VC相對(duì)可控延遲電路12延遲的系數(shù)。

將公式1變形可以得到：

Do＝A*K*VREF/(A*VDD*K-1) 公式2

在公式2中，由于A>>1,所以：

Do≈VREF/VDD 公式3

由公式3可以推導(dǎo)出，調(diào)整基準(zhǔn)電壓VREF的電壓值，經(jīng)過(guò)環(huán)路的轉(zhuǎn)換，可以達(dá)到調(diào)整占空比的目的。

然而，上述占空比調(diào)整電路是一個(gè)連續(xù)的反饋環(huán)路，為了提高環(huán)路的穩(wěn)定性，通常將誤差放大器14的增益和帶寬設(shè)置的較大，但是這樣會(huì)增加靜態(tài)功耗，在低功耗ADC應(yīng)用中是不合適的。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問(wèn)題是現(xiàn)有時(shí)鐘占空比調(diào)整電路的功耗較大。

為解決上述問(wèn)題，本發(fā)明提供一種占空比調(diào)整電路，包括：與門(mén)、可控延遲單元、占空比檢測(cè)單元、動(dòng)態(tài)比較器和電荷泵；

所述與門(mén)的第一輸入端適于輸入第一時(shí)鐘信號(hào)，所述與門(mén)的第二輸入端適于輸入第二時(shí)鐘信號(hào)，所述與門(mén)的輸出端適于輸出第三時(shí)鐘信號(hào)；

所述占空比檢測(cè)單元適于根據(jù)所述第三時(shí)鐘信號(hào)輸出檢測(cè)電壓，所述檢測(cè)電壓的電壓值與所述第三時(shí)鐘信號(hào)的占空比相關(guān)；

所述動(dòng)態(tài)比較器的第一輸入端適于輸入所述檢測(cè)電壓，所述動(dòng)態(tài)比較器的第二輸入端適于輸入基準(zhǔn)電壓，所述動(dòng)態(tài)比較器的輸出端連接所述電荷泵的輸入端；

所述電荷泵的輸出端適于輸出調(diào)整電壓；

所述可控延遲單元適于根據(jù)所述調(diào)整電壓延遲所述第一時(shí)鐘信號(hào)以獲得所述第二時(shí)鐘信號(hào)。

可選的，所述電荷泵包括：第一PMOS管、第一NMOS管、第一開(kāi)關(guān)、第二開(kāi)關(guān)、第一電容和第二電容；

所述第一PMOS管的源極連接電源電壓，所述第一PMOS管的漏極連接 所述第一NMOS管的漏極和第一開(kāi)關(guān)的第一端，所述第一PMOS管的柵極連接所述第一NMOS管的柵極后作為所述電荷泵的輸入端；

所述第一開(kāi)關(guān)的第二端連接所述第二開(kāi)關(guān)的第一端和所述第一電容的第一端；

所述第二開(kāi)關(guān)的第二端連接所述第二電容的第一端后作為所述電荷泵的輸出端；

所述第一NMOS管的源極連接所述第一電容的第二端和所述第二電容的第二端和地電壓。

可選的，所述第一開(kāi)關(guān)包括：第二PMOS管和第二NMOS管；

所述第二PMOS管的漏極連接所述第二NMOS管的漏極后作為所述第一開(kāi)關(guān)的第一端。所述第二PMOS管的源極連接所述第二NMOS管的源極后作為所述第一開(kāi)關(guān)的第二端。

可選的，所述第二開(kāi)關(guān)包括：第三PMOS管和第三NMOS管；

所述第三PMOS管的漏極連接所述第三NMOS管的漏極后作為所述第二開(kāi)關(guān)的第一端。所述第三PMOS管的源極連接所述第三NMOS管的源極后作為所述第二開(kāi)關(guān)的第二端。

可選的，所述第一開(kāi)關(guān)的控制信號(hào)和所述第二開(kāi)關(guān)的控制信號(hào)均與所述第一時(shí)鐘信號(hào)頻率相同。

可選的，所述第一開(kāi)關(guān)的控制信號(hào)是所述第二開(kāi)關(guān)的控制信號(hào)的反相信號(hào)。

可選的，所述占空比檢測(cè)單元包括：濾波電阻和濾波電容；

所述濾波電阻的第一端適于輸入所述第三時(shí)鐘信號(hào)，所述濾波電阻的第二端連接所述濾波電容的第一端并適于輸入所述檢測(cè)電壓；

所述濾波電容的第二端接地。

可選的，所述動(dòng)態(tài)比較器包括：第一反相器、第二反相器、第一與非門(mén)、第二與非門(mén)、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS 管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；

所述第一反相器的輸出端連接第一與非門(mén)的第一輸入端；所述第二反相器的輸出端連接第二與非門(mén)的第一輸入端；所述第一與非門(mén)的第二輸入端連接第二與非門(mén)的輸出端；所述第二與非門(mén)的第二輸入端連接所述第一與非門(mén)的輸出端后作為所述動(dòng)態(tài)比較器的輸出端；

所述第四PMOS管的源極連接電源電壓VDD，所述第四PMOS管的漏極連接第五PMOS管的源極和第六PMOS管的源極；

所述第五PMOS管的柵極適于輸入所述檢測(cè)電壓VD，所述第五PMOS管的漏極連接所述第七PMOS管的源極和第四NMOS管的漏極；

所述第六PMOS管的柵極適于輸入所述基準(zhǔn)電壓VREF，所述第六PMOS管的漏極連接所述第八PMOS管的源極和第九NMOS管的漏極；

所述第四NMOS管的源極連接所述第五NMOS管的源極、第六NMOS管的源極、第七NMOS管的源極、第八NMOS管的源極和第九NMOS管的源極；

所述第七PMOS管的柵極連接第六NMOS管的柵極、第八PMOS管的漏極、第七NMOS管的漏極、第八NMOS管的漏極和所述第一反相器的輸入端，所述第七PMOS管的漏極連接所述第五NMOS管的漏極、第六NMOS管的漏極、第八PMOS管的柵極、第七NMOS管的柵極和所述第二反相器的輸入端；

所述第四PMOS管的柵極、第四NMOS管的柵極、第五NMOS管的柵極、第八NMOS管的柵極和第九NMOS管的柵極均適于輸入時(shí)鐘信號(hào)。

本發(fā)明還提供一種模數(shù)轉(zhuǎn)換系統(tǒng)，包括模數(shù)轉(zhuǎn)換器和上述占空比調(diào)整電路，所述占空比調(diào)整電路提供所述模數(shù)轉(zhuǎn)換器所需的時(shí)鐘信號(hào)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案將連續(xù)的第三時(shí)鐘信號(hào)離散化，達(dá)到用動(dòng)態(tài)比較器和電荷泵替代誤差放大器的效果，大幅度降低了靜態(tài)功耗，使得占空比調(diào)整電路可以用于低功耗要求的模數(shù)轉(zhuǎn)換器。

附圖說(shuō)明

圖1是現(xiàn)有占空比調(diào)整電路的結(jié)構(gòu)示意圖；

圖2是本發(fā)明實(shí)施例的占空比調(diào)整電路的結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例的電荷泵的結(jié)構(gòu)示意圖；

圖4是本發(fā)明實(shí)施例的第一開(kāi)關(guān)的結(jié)構(gòu)示意圖；

圖5是本發(fā)明實(shí)施例的動(dòng)態(tài)比較器的結(jié)構(gòu)示意圖；

圖6是本發(fā)明實(shí)施例的比較電路的結(jié)構(gòu)示意圖。

具體實(shí)施方式

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。

如圖2所示，本發(fā)明實(shí)施例提供一種占空比調(diào)整電路，包括：與門(mén)21、可控延遲單元22、占空比檢測(cè)單元23、動(dòng)態(tài)比較器24和電荷泵25。

所述與門(mén)21的第一輸入端適于輸入第一時(shí)鐘信號(hào)clk_in，所述與門(mén)21的第二輸入端適于輸入第二時(shí)鐘信號(hào)clk_d，所述與門(mén)21的輸出端適于輸出第三時(shí)鐘信號(hào)clk_out。所述占空比檢測(cè)單元23適于根據(jù)所述第三時(shí)鐘信號(hào)clk_out輸出檢測(cè)電壓VD，所述檢測(cè)電壓VD的電壓值與所述第三時(shí)鐘信號(hào)clk_out的占空比相關(guān)。

所述動(dòng)態(tài)比較器24的第一輸入端適于輸入所述檢測(cè)電壓VD，所述動(dòng)態(tài)比較器24的第二輸入端適于輸入基準(zhǔn)電壓VREF，所述動(dòng)態(tài)比較器24的輸出端Voutp連接所述電荷泵25的輸入端。所述電荷泵25的輸出端適于輸出調(diào)整電壓VC。所述可控延遲單元22適于根據(jù)所述調(diào)整電壓VC延遲所述第一時(shí)鐘信號(hào)clk_in以獲得所述第二時(shí)鐘信號(hào)clk_d。

在本實(shí)施例中，基準(zhǔn)電壓VREF依據(jù)第三時(shí)鐘信號(hào)clk_out所需占空比來(lái)設(shè)置。占空比檢測(cè)單元23將占空比調(diào)整電路輸出的第三時(shí)鐘信號(hào)clk_out轉(zhuǎn)換為模擬的檢測(cè)電壓VD，第三時(shí)鐘信號(hào)clk_out的占空比與檢測(cè)電壓VD的電壓值關(guān)系如下：

VD＝Vo*VDD 公式4

在公式4中，VD為檢測(cè)電壓VD的電壓值，Vo為第三時(shí)鐘信號(hào)clk_out的占空比，VDD為電源電壓VDD的電壓值。

當(dāng)?shù)谌龝r(shí)鐘信號(hào)clk_out的實(shí)際占空比與所需占空比不相等時(shí)，檢測(cè)電壓VD與基準(zhǔn)電壓VREF的電壓值不相等，使得動(dòng)態(tài)比較器24輸出“1”或“0”。電荷泵25根據(jù)動(dòng)態(tài)比較器24的輸出調(diào)節(jié)調(diào)整電壓VC的電壓值，從而使可控延遲單元22調(diào)整了對(duì)第一時(shí)鐘信號(hào)clk_in的延遲時(shí)間，即第二時(shí)鐘信號(hào)clk_d相對(duì)于第一時(shí)鐘信號(hào)clk_in的延遲時(shí)間。通過(guò)反饋環(huán)路的調(diào)節(jié)，使得檢測(cè)電壓VD與基準(zhǔn)電壓VREF的電壓值相等，第三時(shí)鐘信號(hào)clk_out的實(shí)際占空比與所需占空比相等。

在上述調(diào)節(jié)過(guò)程中，動(dòng)態(tài)比較器24將連續(xù)的第三時(shí)鐘信號(hào)clk_out離散化，達(dá)到用動(dòng)態(tài)比較器24和電荷泵25替代誤差放大器的效果，大幅度降低了靜態(tài)功耗，使得占空比調(diào)整電路可以用于低功耗要求的模數(shù)轉(zhuǎn)換器。

下面對(duì)占空比調(diào)整電路的各個(gè)部分做詳細(xì)說(shuō)明。

所述占空比檢測(cè)單元23可以包括：濾波電阻R23和濾波電容C23。

所述濾波電阻R23的第一端適于輸入所述第三時(shí)鐘信號(hào)clk_out，所述濾波電阻R23的第二端連接所述濾波電容C23的第一端并適于輸入所述檢測(cè)電壓VD。所述濾波電容C23的第二端接地。當(dāng)然，占空比檢測(cè)單元23也可以采用其他現(xiàn)有結(jié)構(gòu)來(lái)實(shí)現(xiàn)，此處不再贅述。

所述可控延遲單元22可以采用現(xiàn)有能夠?qū)崿F(xiàn)該單元功能的電路來(lái)實(shí)現(xiàn)，具體電路為本領(lǐng)域技術(shù)人員所熟知，此處不再贅述。

如圖3所示，所述電荷泵25可以包括：第一PMOS管MP1、第一NMOS管MN1、第一開(kāi)關(guān)S1、第二開(kāi)關(guān)S2、第一電容C21和第二電容C22。

所述第一PMOS管MP1的源極連接電源電壓VDD，所述第一PMOS管MP1的漏極連接所述第一NMOS管MN1的漏極和第一開(kāi)關(guān)S1的第一端，所述第一PMOS管MP1的柵極連接所述第一NMOS管MN1的柵極后作為所述電荷泵25的輸入端。

所述第一開(kāi)關(guān)S1的第二端連接所述第二開(kāi)關(guān)S2的第一端和所述第一電容C21的第一端。所述第二開(kāi)關(guān)S2的第二端連接所述第二電容C22的第一端后作為所述電荷泵25的輸出端。所述第一NMOS管MN1的源極連接所述第一電容C21的第二端和所述第二電容C22的第二端和地電壓GND。

本實(shí)施例提供的改進(jìn)型電荷泵，采用電荷重新分配法，無(wú)需精確電流源，也無(wú)需偏置電路或電流鏡，所以不會(huì)引入靜態(tài)功耗，這樣可以進(jìn)一步降低占空比調(diào)整電路的整體功耗。并且，輸出的調(diào)整電壓VC的變化臺(tái)階大小對(duì)時(shí)間不敏感，只與第一電容C21和第二電容C22的電容值比例有關(guān)，其表達(dá)式為：

Step＝VDD*C1/(C1+C2) 公式5

在公式5中，step為調(diào)整電壓VC的變化臺(tái)階大小，C1為第一電容C21的電容值，C2為第二電容C22的電容值，VDD為電源電壓VDD的電壓值。調(diào)整電壓VC的變化臺(tái)階大小一個(gè)時(shí)鐘周期改變一次。

第一電容C21和第二電容C22的電容值比例工藝上相對(duì)精準(zhǔn)，對(duì)調(diào)整電壓VC的變化臺(tái)階大小的控制也會(huì)比較精準(zhǔn)。

控制所述第一開(kāi)關(guān)S1和第二開(kāi)關(guān)S2的斷開(kāi)或閉合的控制信號(hào)可以與第一時(shí)鐘信號(hào)clk_in頻率相同，并且第一開(kāi)關(guān)S1的控制信號(hào)是第二開(kāi)關(guān)S2的控制信號(hào)的反相信號(hào)。

如圖4所示，所述第一開(kāi)關(guān)S1可以包括：第二PMOS管和第二NMOS管。

所述第二PMOS管MP2的漏極連接所述第二NMOS管MN2的漏極后作為所述第一開(kāi)關(guān)S1的第一端。所述第二PMOS管MP2的源極連接所述第二NMOS管MN2的源極后作為所述第一開(kāi)關(guān)S1的第二端。

第二開(kāi)關(guān)S2也可以采用第一開(kāi)關(guān)S1的結(jié)構(gòu)，即第二開(kāi)關(guān)S2包括：第三PMOS管和第三NMOS管。所述第三PMOS管的漏極連接所述第三NMOS管的漏極后作為所述第二開(kāi)關(guān)S2的第一端。所述第三PMOS管的源極連接所述第三NMOS管的源極后作為所述第二開(kāi)關(guān)S2的第二端。

為了降低靜態(tài)功耗，本實(shí)施例采用動(dòng)態(tài)比較器實(shí)現(xiàn)電壓比較功能，如圖5 所示，所述動(dòng)態(tài)比較器24可以包括比較電路241和輸出鎖存電路242。

所述比較電路241的第一輸入端輸入所述檢測(cè)電壓VD，所述比較電路241的第二輸入端輸入時(shí)鐘信號(hào)clk，所述比較電路241的第三輸入端輸入所述基準(zhǔn)電壓VREF，所述比較電路241的第一輸出端o1p連接輸出鎖存電路242中的第一反相器243，所述比較電路241的第二輸出端o1n連接鎖存電路242中的第二反相器244。

輸出鎖存電路242包括：第一反相器243、第二反相器244、第一與非門(mén)245和第二與非門(mén)246。所述第一反相器243的輸出端連接第一與非門(mén)245的第一輸入端。所述第二反相器244的輸出端連接第二與非門(mén)246的第一輸入端。所述第一與非門(mén)245的第二輸入端連接第二與非門(mén)246的輸出端。所述第二與非門(mén)246的第二輸入端連接所述第一與非門(mén)245的輸出端后作為所述動(dòng)態(tài)比較器24的輸出端Voutp。

如圖6所示，所述比較電路241包括：第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第九NMOS管MN9。

所述第四PMOS管MP4的源極連接電源電壓VDD，所述第四PMOS管MP4的漏極連接第五PMOS管MP5的源極和第六PMOS管MP6的源極。

所述第五PMOS管MP5的柵極適于輸入所述檢測(cè)電壓VD，所述第五PMOS管MP5的漏極連接所述第七PMOS管MP7的源極和第四NMOS管MN4的漏極。

所述第六PMOS管MP6的柵極適于輸入所述基準(zhǔn)電壓VREF，所述第六PMOS管MP6的漏極連接所述第八PMOS管MP8的源極和第九NMOS管MN9的漏極。

所述第四NMOS管MN4的源極連接所述第五NMOS管MN5的源極、第六NMOS管MN6的源極、第七NMOS管MN7的源極、第八NMOS管MN8的源極和第九NMOS管MN9的源極。

所述第七PMOS管MP7的柵極連接第六NMOS管MN6的柵極、第八 PMOS管MP8的漏極、第七NMOS管MN7的漏極和第八NMOS管MN8的漏極后作為所述比較電路241的第一輸出端o1p。所述第七PMOS管MP7的漏極連接所述第五NMOS管MN5的漏極、第六NMOS管MN6的漏極、第八PMOS管MP8的柵極和第七NMOS管MN7的柵極后作為所述比較電路241的第一輸出端o1n。

所述第四PMOS管MP4的柵極、第四NMOS管MN4的柵極、第五NMOS管MN5的柵極、第八NMOS管MN8的柵極和第九NMOS管MN9的柵極均適于輸入時(shí)鐘信號(hào)clk。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。