本披露涉及MOS技術(shù)領(lǐng)域，并且更具體地涉及CMOS晶體管的本體的自適應(yīng)偏置。

背景技術(shù)：

集成電路對(duì)晶體管進(jìn)行密集封裝的發(fā)展是令人期望的。允許在集成電路(IC)中將晶體管緊密封裝在一起的已成熟的一項(xiàng)技術(shù)是深亞微米技術(shù)。然而，即使在同一晶片上使用相同的制造工藝制造的不同的集成電路(IC)的性能各不相同。

在一些場景下，在同一IC上的MOS晶體管的閾值可能更高，這導(dǎo)致了針對(duì)該IC的最大穩(wěn)定工作頻率的下降以及更低的漏電流。在其他場景下，在同一IC上的MOS晶體管的閾值可能更低，這導(dǎo)致了針對(duì)該芯片的最大穩(wěn)定工作頻率的上升，代價(jià)是產(chǎn)生更高的漏電流。

通過對(duì)MOS晶體管的本體進(jìn)行固定偏置，可以設(shè)置其閾值，由此可能允許調(diào)節(jié)IC的工作頻率與漏電流的大小之間的平衡。盡管這是一項(xiàng)有用的技術(shù)，在一些場景下，進(jìn)一步地控制MOS晶體管的閾值會(huì)是令人期望的。因而，用于對(duì)MOS晶體管的本體進(jìn)行偏置的技術(shù)的進(jìn)一步發(fā)展是需要的。

技術(shù)實(shí)現(xiàn)要素：

提供該概述以引入對(duì)以下進(jìn)一步描述的在詳細(xì)描述中的概念的選擇。該概述并非旨在指明所要求保護(hù)的主題的關(guān)鍵或重要特征，也并非旨在用作限制所要求保護(hù)的主題的范圍的輔助手段。

在此披露的一種電子設(shè)備包括具有本體的晶體管和本體偏置電路。本體偏置電路包括被配置成用于估計(jì)晶體管的閾值電壓的閾值估計(jì)電路、和被配置成用于將晶體管的閾值電壓與參考閾值電壓進(jìn)行比較并基于此產(chǎn)生比較信號(hào)的比較電路。本體偏置電路還包括偏置調(diào)整電路，該偏置調(diào)整電路被配置成用于根據(jù)比較信號(hào)產(chǎn)生對(duì)晶體管的本體進(jìn)行偏置的本體偏置電壓，本體偏置電壓是當(dāng)其被施加于晶體管的本體上時(shí)將其閾值電壓調(diào)整為等于參考閾值電壓的電壓。

電子設(shè)備可以包括附加晶體管和附加本體偏置電路。附加本體偏置電路可以包括被配置成用于估計(jì)附加晶體管的閾值電壓的附加閾值估計(jì)電路、和被配置成用于將附加晶體管的閾值電壓與附加參考閾值電壓進(jìn)行比較并基于此產(chǎn)生附加比較信號(hào)的附加比較電路。附加偏置調(diào)整電路可以被配置成用于根據(jù)附加比較信號(hào)產(chǎn)生附加對(duì)附加晶體管的本體進(jìn)行偏置的本體偏置電壓，附加本體偏置電壓是當(dāng)其被施加于附加晶體管的本體上時(shí)將其閾值電壓調(diào)整為等于附加參考電壓的電壓。

偏置調(diào)整電路可以響應(yīng)于指示閾值電壓大于參考閾值電壓的比較信號(hào)對(duì)晶體管的本體進(jìn)行正向偏置。

晶體管可以是具有源極和本體的PMOS晶體管，并且偏置調(diào)整電路可以通過將本體偏置電壓設(shè)置成小于在PMOS晶體管的源極處的電壓從而對(duì)PMOS晶體管的本體進(jìn)行正向偏置。

晶體管可以是具有源極和本體的NMOS晶體管，并且偏置調(diào)整電路可以通過將本體偏置電壓設(shè)置成高于在源極處的電壓從而對(duì)NMOS晶體管的本體進(jìn)行正向偏置。

偏置調(diào)整電路可以響應(yīng)于指示閾值電壓小于參考閾值電壓的比較信號(hào)對(duì)晶體管的本體進(jìn)行反向偏置。

晶體管可以是具有源極和本體的PMOS晶體管，并且偏置調(diào)整電路可以通過將本體偏置電壓設(shè)置成高于在源極處的電壓從而對(duì)PMOS晶體管的本體進(jìn)行反向偏置。

該至少一個(gè)MOS晶體管可以是NMOS晶體管，并且偏置調(diào)整電路可以通過將本體偏置電壓設(shè)置成小于在源極處的電壓從而對(duì)本體進(jìn)行反向偏置。

電子設(shè)備可以包括具有本體的附加晶體管和被配置成用于估計(jì)附加晶體管的閾值電壓的附加閾值估計(jì)電路。比較電路可以被配置成用于將附加晶體管的閾值電壓與附加參考閾值電壓進(jìn)行比較并基于此產(chǎn)生附加比較信號(hào)。偏置調(diào)整電路還可以被配置成用于根據(jù)附加比較信號(hào)產(chǎn)生對(duì)附加晶體管的本體進(jìn)行偏置的附加本體偏置電壓，附加本體偏置電壓是當(dāng)其被施加于附加晶體管的本體上時(shí)將其閾值電壓調(diào)整為等于附加參考電壓的電壓。

偏置調(diào)整電路可以產(chǎn)生本體偏置電壓和附加本體偏置電壓，這樣使得晶體管的閾值電壓和附加晶體管的閾值電壓相等。

偏置調(diào)整電路可以產(chǎn)生本體偏置電壓和附加本體偏置電壓，這樣使得晶體管的閾值電壓和附加晶體管的閾值電壓不相等。

閾值估計(jì)電路可以包括副本電路和采樣保持電路，該副本電路被配置成用于接收本體偏置電壓作為反饋并產(chǎn)生副本晶體管的柵源電壓的副本，該采樣保持電路被配置成用于存儲(chǔ)響應(yīng)于第一和第二時(shí)鐘以及第一和第二參考電流的晶體管的柵源電壓的副本從而獲得第一和第二副本柵源電壓。積分電路可以被配置成用于對(duì)第一副本柵源電壓和第二副本柵源電壓之差求積分從而產(chǎn)生晶體管的估計(jì)閾值電壓。

晶體管可以是PMOS晶體管，并且副本電路可以包括第一副本PMOS晶體管，第一副本PMOS晶體管具有耦接到第一電源電壓的源極、耦接到第一節(jié)點(diǎn)的漏極、耦接到第二節(jié)點(diǎn)的柵極、以及耦合以接收本體偏置電壓的本體。第二PMOS晶體管可以具有耦接到第二節(jié)點(diǎn)的漏極、耦接到第一節(jié)點(diǎn)的源極、和柵極。第一放大器可以具有耦接到第一節(jié)點(diǎn)的反相端子、耦接到第一電壓的非反相端子、以及耦接到第二PMOS晶體管的柵極的輸出端。第一和第二開關(guān)可以耦接到第二節(jié)點(diǎn)，第一開關(guān)由第一時(shí)鐘控制，第二開關(guān)由第二時(shí)鐘控制。第二電流源可以耦接到第一開關(guān)和接地之間，并且第一電流源可以耦接到第二開關(guān)和接地之間。PMOS晶體管的柵源電壓變化的副本可以因此在第二節(jié)點(diǎn)處被反映。

采樣保持電路可以包括具有耦接到第二節(jié)點(diǎn)的輸入端和耦接到第三節(jié)點(diǎn)的輸出端的緩沖器、和耦接到第三節(jié)點(diǎn)和第四節(jié)點(diǎn)之間的第四開關(guān)，該第四開關(guān)被配置成在第二時(shí)鐘下閉合。第三開關(guān)可以耦接到第四節(jié)點(diǎn)和第一電壓與第一電源電壓總和的一半之間，該第三開關(guān)被配置成在第一時(shí)鐘下閉合。第二電容器可以耦接到第四節(jié)點(diǎn)和第五節(jié)點(diǎn)之間，并且第一電容器可以耦接到第三節(jié)點(diǎn)和第五節(jié)點(diǎn)之間。第五開關(guān)可以耦接到第五節(jié)點(diǎn)和接地之間，該第五開關(guān)被配置成在第一時(shí)鐘下閉合。第六開關(guān)可以耦接到第五節(jié)點(diǎn)和第六節(jié)點(diǎn)之間，該第六開關(guān)被配置成在第二時(shí)鐘下閉合。

晶體管可以是NMOS晶體管，并且副本電路可以包括第一副本NMOS晶體管，該第一副本NMOS晶體管具有耦接到接地的源極、耦接到第一節(jié)點(diǎn)的漏極、耦接到第二節(jié)點(diǎn)的柵極、以及耦合以接收本體偏置電壓的本體。第二NMOS晶體管可以具有耦接到第一節(jié)點(diǎn)的源極、耦接到第二節(jié)點(diǎn)的漏極、和柵極。第一放大器可以具有耦接到第一電壓的非反相端子、耦接到第一節(jié)點(diǎn)的反相端子、以及耦接到第二NMOS晶體管的柵極的輸出端。第一和第二開關(guān)可以耦接到第二節(jié)點(diǎn)，第一開關(guān)由第一時(shí)鐘控制，第二開關(guān)由第二時(shí)鐘控制。第一電流源可以耦接到第一電源電壓和第二開關(guān)之間，并且第二電流源可以耦接到第一電源電壓和第一開關(guān)之間。NMOS晶體管的柵源電壓變化的副本可以在第二節(jié)點(diǎn)處被反映。

采樣保持電路可以包括具有耦接到第二節(jié)點(diǎn)的輸入端和耦接到第三節(jié)點(diǎn)的輸出端的緩沖器、和耦接到第三節(jié)點(diǎn)和第四節(jié)點(diǎn)之間的第三開關(guān)，該第三開關(guān)被配置成在第一時(shí)鐘下閉合。第四開關(guān)可以耦接到第四節(jié)點(diǎn)和第一電壓的一半之間，該第四開關(guān)被配置成在第二時(shí)鐘下閉合。第二電容器可以耦接到第四節(jié)點(diǎn)和第五節(jié)點(diǎn)之間，并且第一電容器可以耦接到第三節(jié)點(diǎn)和第五節(jié)點(diǎn)之間。第五開關(guān)可以耦接到第五節(jié)點(diǎn)和接地之間，該第五開關(guān)被配置成在第一時(shí)鐘下閉合，并且第六開關(guān)可以耦接到第五節(jié)點(diǎn)和第六節(jié)點(diǎn)之間，該第六開關(guān)被配置成在第二時(shí)鐘下閉合。

積分電路可以包括第二放大器，該第二放大器具有耦接到第六節(jié)點(diǎn)的反相端子、耦接到接地的非反相端子、以及耦接到第七節(jié)點(diǎn)的輸出端。第三電容器可以耦接到第 六節(jié)點(diǎn)和第七節(jié)點(diǎn)之間，并且第七開關(guān)可以耦接到第六節(jié)點(diǎn)和第七節(jié)點(diǎn)之間，該第七開關(guān)被配置成在第一時(shí)鐘下閉合。晶體管的估計(jì)閾值電壓可以因此在第N個(gè)節(jié)點(diǎn)處產(chǎn)生。

一個(gè)方法方面涉及包括以下各項(xiàng)的一種方法：估計(jì)晶體管的閾值電壓，該閾值電壓是在晶體管的柵極和晶體管的源極之間的電壓，在該閾值電壓以上電流在晶體管的漏極和晶體管的源極之間流動(dòng)。該方法還可以包括將晶體管的閾值電壓與參考閾值電壓進(jìn)行比較，并且根據(jù)比較信號(hào)產(chǎn)生對(duì)晶體管的本體進(jìn)行偏置的本體偏置電壓，本體偏置電壓是當(dāng)其被施加于晶體管的本體上時(shí)將閾值電壓調(diào)整為等于參考閾值電壓的電壓。

估計(jì)晶體管的閾值電壓可以包括對(duì)具有和晶體管相同的寬長比的副本晶體管的閾值電壓進(jìn)行測量。

電子設(shè)備的另一方面包括至少一個(gè)具有柵極、源極、漏極和本體以及本體偏置電路的晶體管。本體偏置電路被配置成用于估計(jì)該至少一個(gè)晶體管的閾值電壓，該閾值電壓是在柵極和源極之間的電壓，在該閾值電壓以上電流在漏極和源極之間流動(dòng)，將該至少一個(gè)晶體管的閾值電壓與參考閾值電壓進(jìn)行比較并且根據(jù)該比較產(chǎn)生對(duì)本體進(jìn)行偏置的本體偏置電壓，該本體偏置電壓是當(dāng)其被施加于本體上時(shí)將閾值電壓調(diào)整為等于參考閾值電壓的電壓。

附圖說明

圖1是依照本披露的電子設(shè)備的示意性框圖。

圖1A是依照本披露的電子設(shè)備的可替代實(shí)施例的示意性框圖。

圖2是圖1中的NMOS閾值發(fā)生器的詳細(xì)示意圖。

圖3是圖1中的PMOS閾值發(fā)生器的詳細(xì)示意圖。

圖4是圖1中的電子設(shè)備在操作中的時(shí)序圖。

圖5是示出了依照本披露的圖1中的晶體管的閾值的交替的曲線圖。

具體實(shí)施方式

以下將描述一個(gè)或多個(gè)實(shí)施例。這些所描述的實(shí)施例僅僅是如僅由所附權(quán)利要求書限定的實(shí)現(xiàn)技術(shù)的示例。此外，為了提供集中的描述，在本說明書中可以不描述實(shí)際實(shí)現(xiàn)方式的不相關(guān)特征。

首先參考圖1，現(xiàn)在描述電子設(shè)備100。電子設(shè)備100是集成電路，并且包括兩對(duì)CMOS晶體管T1、T2和T3、T4，以及用于對(duì)這些晶體管的本體進(jìn)行偏置由此設(shè)置其閾值電壓的本體偏置電路101。應(yīng)當(dāng)理解的是晶體管對(duì)T1、T2和T3、T4是為了簡化而如此表示的，而電子設(shè)備100可以具有任何數(shù)量的晶體管對(duì)Tn-1、Tn。在電子設(shè)備100中的本體偏置電路101可以對(duì)任何數(shù)量的CMOS晶體管進(jìn)行偏置。

本體偏置電路101包括PMOS閾值發(fā)生器102和NMOS閾值發(fā)生器104。量化器106耦接到PMOS閾值發(fā)生器102和NMOS閾值發(fā)生器104兩者?？烧{(diào)偏置塊108耦接到量化器106，并且耦接到晶體管T1、T2、T3、T4的本體。PMOS閾值發(fā)生器102在反饋回路中耦接到可調(diào)偏置塊108的輸出端，而NMOS閾值發(fā)生器104在反饋回路中耦接到可調(diào)偏置塊108的另一輸出端。

晶體管T1是使其源極耦接到第一電源Vdd、并且使其本體耦接到可調(diào)偏置塊108的PMOS晶體管。晶體管T2是使其漏極耦接到晶體管T1的漏極、使其源極耦接到接地GND、并且使其本體耦接到可調(diào)偏置塊108的NMOS晶體管。晶體管T1和T2的柵極耦接在一起。

晶體管T3是使其源極耦接到第一電源Vdd、并且使其本體耦接到可調(diào)偏置塊108的PMOS晶體管。晶體管T4是使其漏極耦接到晶體管T3的漏極、使其源極耦接到GND、并且使其本體耦接到可調(diào)偏置塊108的NMOS晶體管。晶體管T3和T4的柵極耦接在一起。

在操作中，PMOS閾值發(fā)生器102估計(jì)PMOS晶體管T1的閾值電壓并產(chǎn)生對(duì)其進(jìn)行指示的信號(hào)Pth。類似地，NMOS電壓發(fā)生器104估計(jì)NMOS晶體管T2的閾值 電壓并產(chǎn)生對(duì)其進(jìn)行指示的信號(hào)Nth。如果T3和T4具有與T1和T2相同的大小，則Pth和Vth是同等可適用的。然而，如果T3和T4不具有與T1和T2相同的大小，則Pth和Nth對(duì)T3和T4而言將不是精確的。

閾值電壓是柵極和源極之間的電壓，在該閾值電壓以上電流在漏極和源極之間流動(dòng)，并且該閾值電壓是根據(jù)以下參數(shù)計(jì)算的：在當(dāng)流過第一電流Ids1時(shí)的第一時(shí)刻的晶體管的柵源電壓Vgs1、在當(dāng)流過第二電流Ids2時(shí)的第二時(shí)刻的晶體管的柵源電壓Vgs2、晶體管的漏源電壓Vds(其對(duì)于第一時(shí)刻和第二時(shí)刻是通用的)、漏源電流Ids1、以及在第二時(shí)間段內(nèi)的漏源電流Ids2。

漏源電流Ids1和Ids2可以按以下方式估計(jì)：

其中，UO是表面遷移率、COX是氧化物電容、Λ是溝道長度調(diào)制、Leff是有效MOS管長度、Weff是有效MOS管寬度、Vgs是柵極和源極之間的電壓、Vds是漏極和源極之間的電壓、和Vth是閾值電壓。

針對(duì)每個(gè)晶體管T1、T2的閾值電壓可以因此被估計(jì)為：

其中

量化器106接收PMOS晶體管T1的估計(jì)閾值電壓Pth，將其與參考PMOS閾值電壓VrefP進(jìn)行比較，并基于以上比較為可調(diào)偏置塊108產(chǎn)生第一控制信號(hào)。量化器106還接收NMOS晶體管T2的估計(jì)閾值電壓Nth，將其與參考NMOS閾值電壓VrefN進(jìn)行比較，并基于以上比較為可調(diào)偏置塊108產(chǎn)生第二控制信號(hào)。可調(diào)偏置塊108響應(yīng)于第一控制信號(hào)為晶體管T1和T3的本體產(chǎn)生PMOS偏置電壓?？烧{(diào)偏置塊108 還響應(yīng)于第二控制信號(hào)為晶體管T2和T4的本體產(chǎn)生NMOS偏置電壓。應(yīng)當(dāng)理解的是如果T3和T4的大小與T1和T2不相同，偏置可以導(dǎo)致其閾值與T1和T2不相同(盡管在一些實(shí)例中這個(gè)閾值可能會(huì)足夠接近)。

當(dāng)PMOS晶體管T1、T3的估計(jì)閾值電壓Pth大于參考PMOS閾值電壓VrefP時(shí)，按照由量化器106所確定的輸出，可調(diào)偏置塊108對(duì)晶體管T1、T3的本體進(jìn)行正向偏置。這通過將本體偏置電壓設(shè)置為小于在晶體管T1、T3的源極處的電壓來實(shí)現(xiàn)。當(dāng)NMOS晶體管T2的估計(jì)閾值電壓Nth大于參考NMOS閾值電壓VrefN時(shí)，按照由量化器106所確定的輸出，可調(diào)偏置塊108對(duì)晶體管T2、T4的本體進(jìn)行正向偏置。這通過將本體偏置電壓設(shè)置為高于在晶體管T2、T4的源極處的電壓來實(shí)現(xiàn)。

當(dāng)PMOS晶體管T1的估計(jì)閾值電壓Pth小于參考PMOS閾值電壓VrefP時(shí)，按照由量化器106所確定的輸出，可調(diào)偏置塊108對(duì)晶體管T1、T3的本體進(jìn)行反向偏置。這通過將本體偏置電壓設(shè)置為大于在PMOS晶體管T1、T3的源極處的電壓來實(shí)現(xiàn)。當(dāng)NMOS晶體管T2的估計(jì)閾值電壓Nth小于參考NMOS閾值電壓VrefN時(shí)，按照由量化器106所確定的輸出，可調(diào)偏置塊108對(duì)晶體管T2、T4的本體進(jìn)行反向偏置。這通過將本體偏置電壓設(shè)置為小于在晶體管T2、T4的源極處的電壓來實(shí)現(xiàn)。

量化器106分別確定估計(jì)閾值電壓Nth和Pth與參考閾值電壓VrefN和VrefP之間的差值，以產(chǎn)生施加于可調(diào)偏置塊108的第一和第二信號(hào)。偏置信號(hào)Vpw或Vnw隨后相應(yīng)地增加或減小，這最終致使晶體管的閾值電壓Vth(Vthp表示PMOS晶體管T1、T3的閾值電壓；Vthn表示NMOS晶體管T2、T4的閾值電壓)被調(diào)整以匹配參考閾值電壓VrefN或VrefP。圖5的時(shí)序圖中示出了該過程。

由于PMOS晶體管T1、T3的本體是耦接在一起的，本體偏置電壓因此致使其閾值電壓在T1和T3大小相同的條件下相等。同樣地，由于NMOS晶體管T2、T4的本體是耦接在一起的，本體偏置電壓因此致使其閾值電壓在T2和T4大小相同的條件下相等。在一些實(shí)例中，將PMOS晶體管T1、T3的閾值電壓設(shè)置為等于NMOS晶 體管T2、T4的閾值電壓?？商娲兀谝恍?shí)例中，將PMOS晶體管T1、T3的閾值電壓設(shè)置為不同于NMOS晶體管T2、T4的閾值電壓。

參考圖2，現(xiàn)在將要描述NMOS閾值發(fā)生器104的結(jié)構(gòu)和功能。該NMOS閾值發(fā)生器包括第一放大器201，該第一放大器具有耦接到第一節(jié)點(diǎn)N1的反相端子、耦接到第一電壓V1的非反相端子、和輸出端。第一副本NMOS晶體管MN1具有耦接到GND的源極、耦接到第一節(jié)點(diǎn)N1的漏極、耦接到第二節(jié)點(diǎn)N2的柵極、以及耦合以接收偏置信號(hào)Vpw的本體。第一副本NMOS晶體管MN1是NMOS晶體管T2、T4的副本，因?yàn)槠渚哂邢嗤膶掗L比。第二NMOS晶體管MN2具有耦接到第一節(jié)點(diǎn)N1的源極、耦接到第二節(jié)點(diǎn)N2的漏極、和耦接到第一放大器201的輸出端的柵極。

第一和第二開關(guān)S1、S2耦接到第二節(jié)點(diǎn)N2。第一電流源I1耦接到第一開關(guān)S1和第一電源電壓Vdd之間，而第二電流源I2耦接到第二開關(guān)S2和第一電源電壓Vdd之間。第一開關(guān)S1由第一時(shí)鐘控制并傳遞從I1到MN2的漏極的電流，而第二開關(guān)S2由第二時(shí)鐘控制并傳遞從I2到MN2的漏極的電流。

緩沖器202具有耦接到第二節(jié)點(diǎn)N2的輸入端和耦接到第三節(jié)點(diǎn)N3的輸出端。第三開關(guān)S3耦接到第三節(jié)點(diǎn)N3和第四節(jié)點(diǎn)N4之間。第三開關(guān)S3由第一時(shí)鐘控制。第四開關(guān)S4耦接到第四節(jié)點(diǎn)N4和等于第一電壓V1的一半的電壓V1/2之間。第四開關(guān)由第二時(shí)鐘控制。

第一電容器C1耦接到第三節(jié)點(diǎn)N3和第五節(jié)點(diǎn)N5之間。第二電容器C2耦接到第四節(jié)點(diǎn)N4和第五節(jié)點(diǎn)N5之間。第五開關(guān)S5耦接到第五節(jié)點(diǎn)N5和地GND之間。第五開關(guān)S5由第一時(shí)鐘控制。第六開關(guān)S6耦接到第五節(jié)點(diǎn)N5和第六節(jié)點(diǎn)N6之間。第六開關(guān)S6由第二時(shí)鐘控制。

第二放大器203具有耦接到第六節(jié)點(diǎn)N6的反相輸入端、耦接到GND的非反相輸入端、以及耦接到第七節(jié)點(diǎn)N7的輸出端。第三電容器C3耦接到第六節(jié)點(diǎn)N6和第七節(jié)點(diǎn)N7之間。第七開關(guān)S7耦接到第六節(jié)點(diǎn)N6和第七節(jié)點(diǎn)N7之間。第七開關(guān)S7 由第一時(shí)鐘控制。采樣保持塊S/H具有耦接到第七節(jié)點(diǎn)S7的輸入端、輸出端Nth、并且其由第二時(shí)鐘控制。

在操作中，放大器201和NMOS晶體管MN1、MN2組成控制副本NMOS晶體管MN1的柵源電壓的反饋回路。電流I1和I2分別在時(shí)鐘的斷言處交替地流經(jīng)副本NMOS晶體管MN1、MN2。實(shí)際上，在時(shí)鐘的斷言期間，開關(guān)S1閉合而S2斷開，因此電流I1流經(jīng)副本NMOS晶體管MN1、MN2，致使副本NMOS晶體管MN1的柵源電壓以達(dá)到Vgs1。在時(shí)鐘的斷言期間，開關(guān)S2閉合而S1斷開，因此電流I2將流經(jīng)副本NMOS晶體管MN1、MN2，致使副本NMOS晶體管MN1的柵源電壓以達(dá)到Vgs2。

如果施加在放大器201的非反相端子上的第一電壓V1的值較低，則第一節(jié)點(diǎn)N1處的電壓通過由放大器201和副本NMOS晶體管MN1、MN2組成的反饋回路后等于V1。在這個(gè)場景下，副本NMOS晶體管MN1工作在線性區(qū)并因此提供線性的電壓-電流關(guān)系，而副本NMOS晶體管MN2工作在飽和區(qū)，這幫助對(duì)副本NMOS晶體管MN1的柵源電壓進(jìn)行動(dòng)態(tài)調(diào)整。

在第一時(shí)鐘的斷言期間，電流I1能以數(shù)學(xué)的形式表示為：

其中，Vgs1(MN1)是當(dāng)流過電流I1時(shí)MN1的柵源電壓。

在第二時(shí)鐘的斷言期間，電流I2能以數(shù)學(xué)的形式表示為：

其中，Vgs2(MN1)是當(dāng)流過電流I2時(shí)MN1的柵源電壓。

因此，Vth能被減小為：

緩沖器201可以被認(rèn)為是中間驅(qū)動(dòng)級(jí)。采樣保持電路是由放大器203、電容器C1-C3、和開關(guān)S3-S7形成的。在時(shí)鐘的斷言期間，開關(guān)S3、S5和S7閉合，而開關(guān)S4和S6斷開。此外，在節(jié)點(diǎn)N7處的電壓重置為接地Gnd，而節(jié)點(diǎn)N3和N4充電到電壓Vgs1(MN1)。

在時(shí)鐘的斷言期間，開關(guān)S4和S6閉合，而開關(guān)S3、S5和S7斷開。此外，在節(jié)點(diǎn)N3處的電壓變?yōu)殡妷篤gs2(MN1)而在節(jié)點(diǎn)N4處的電壓變?yōu)閂1/2。通過電容器C2和C3將V1/2和Vgs1(MN1)之間的電壓差值傳送至節(jié)點(diǎn)N7，而通過電容器C1和C3將Vgs2(MN1)和Vgs1(MN1)之間的電壓差值傳送至節(jié)點(diǎn)N7。

因此節(jié)點(diǎn)N7(由于其處于放大器203的輸出端可將其當(dāng)做Vout)的電壓為：

設(shè)置I1＝I0，I2＝I0*k，C1＝C0/(k-1)，C2＝C3＝C0，Vout能以數(shù)學(xué)的形式表示為：

因而，在時(shí)鐘的斷言期間，節(jié)點(diǎn)N7處的電壓重置為接地Gnd，而在時(shí)鐘的斷言期間，節(jié)點(diǎn)N7處的電壓充電到Vth。輸出Nth是在下的采樣保持輸出，其中，表示與同相但具有更窄的時(shí)鐘脈沖的時(shí)鐘。輸出Nth是副本NMOS晶體管MN1的閾值，并且因而是NMOS晶體管T2、T4的閾值的估計(jì)(圖1)。圖4中示出闡明以上描述的操作的時(shí)序圖。

現(xiàn)在參考圖3，現(xiàn)在將要描述PMOS閾值發(fā)生器102的結(jié)構(gòu)和功能。PMOS閾值發(fā)生器102包括第一放大器301，該第一放大器具有耦接到第一節(jié)點(diǎn)N1的反相端子、耦接到第一電壓V1的非反相端子、和輸出端。第一副本PMOS晶體管MP1具有耦接到第一電源電壓Vdd的源極、耦接到第一節(jié)點(diǎn)N1的漏極、耦接到第二節(jié)點(diǎn)N2的柵極、以及耦合以接收偏置信號(hào)Vnw的本體。第二PMOS晶體管MP2具有耦接到第一節(jié)點(diǎn)N1的源極、耦接到第二節(jié)點(diǎn)N2的漏極、和耦接到第一放大器301的輸出端的柵極。副本PMOS晶體管MP1具有與PMOS晶體管T1、T3相同的長和寬。

第一和第二開關(guān)S1、S2耦接到第二節(jié)點(diǎn)N2。第一開關(guān)S1由第一時(shí)鐘控制，而第二開關(guān)S2由第二時(shí)鐘控制。第二電流源I2耦接到GND和第一開關(guān)S1之間。第一電流源I1耦接到GND和第二開關(guān)S2之間。

緩沖器302具有耦接到第二節(jié)點(diǎn)的輸入端和耦接到第三節(jié)點(diǎn)N3的輸出端。第四開關(guān)S4耦接到第三節(jié)點(diǎn)N3和第四節(jié)點(diǎn)N4之間。第四開關(guān)S4由第二時(shí)鐘控制。第三開關(guān)S3耦接到第四節(jié)點(diǎn)N4和電壓(Vdd+V1)/2之間，該電壓(Vdd+V1)/2等于第一電源電壓Vdd與第一電壓V1的和一半。第四開關(guān)S4由第二時(shí)鐘控制。

第二電容器C2耦接到第四節(jié)點(diǎn)N4和第五節(jié)點(diǎn)N5之間。第一電容器C1耦接到第三節(jié)點(diǎn)N3和第五節(jié)點(diǎn)N5之間。第五開關(guān)S5耦接到第五節(jié)點(diǎn)N5和GND之間。第五開關(guān)S5由第一時(shí)鐘控制。第六開關(guān)S6耦接到第五節(jié)點(diǎn)N5和第六節(jié)點(diǎn)N6之間。第六開S6關(guān)由第二時(shí)鐘控制。

第二放大器302具有耦接到第六節(jié)點(diǎn)N6的反相端子、耦接到GND的非反相端子、以及耦接到第七節(jié)點(diǎn)N7的輸出端。第三電容器C3耦接到第六節(jié)點(diǎn)N6和第七節(jié)點(diǎn)N7之間。第七開關(guān)S7耦接到第六節(jié)點(diǎn)N6和第七節(jié)點(diǎn)N7之間。第七開關(guān)S7由第一時(shí)鐘控制。采樣保持電路S/H具有耦接到第七節(jié)點(diǎn)N7的輸入端、輸出端Pth、并且由第二時(shí)鐘控制。

再次參考圖1，量化器106具有耦接到輸出端Pth的第三輸入端、耦接到參考閾值電壓VrefP的第四輸入端、和輸出端。偏置調(diào)整電路108具有耦接到量化器的輸出端的輸入端、和耦接到PMOS晶體管T1、T3本體的輸出端。

在操作中，在時(shí)鐘的斷言期間，電流I2能以數(shù)學(xué)的形式表示為：

在時(shí)鐘的斷言期間，電流I1能以數(shù)學(xué)的形式表示為：

因此，Vth能被減小為：

在時(shí)鐘的斷言期間，電流I2流經(jīng)副本PMOS晶體管MP1和MP2，并因此副本PMOS晶體管MP1的相應(yīng)的柵極電壓為Vg2(MP1)，而節(jié)點(diǎn)N7處的電壓重置為接地Gnd。在時(shí)鐘的斷言期間，電流I1流經(jīng)副本PMOS晶體管MP1和MP2，并因此副本PMOS晶體管MP1的柵極電壓為Vg1(MP1)。在節(jié)點(diǎn)N7處的電壓(由于其為在放大器303的輸出端的電壓可將其稱為Vout)于是為：

設(shè)置I1＝I0，I2＝I0*k，C1＝C0/(k-1)，C2＝C3＝C0，Vout然后能被計(jì)算為：

因此，Vout能被表示為：

輸出Pth是在下的采樣保持輸出，其中，表示與相同的時(shí)鐘相但具有更窄的時(shí)鐘脈沖。輸出Pth是副本PMOS晶體管MP1的閾值，并且因而是PMOS晶體管T1、T3的估計(jì)閾值(圖1)。

應(yīng)當(dāng)認(rèn)識(shí)到在一些實(shí)例中，可能令人期望的是針對(duì)不同的晶體管具有單獨(dú)地可設(shè)置的閾值。在這樣一個(gè)實(shí)例中，針對(duì)不同的晶體管或不同的晶體管集合可以有不同的本體偏置電路?，F(xiàn)在將參見圖1A描述這樣一個(gè)實(shí)施例。

圖1A中所示的是電子設(shè)備100A。電子設(shè)備100A包括如上所述的晶體管T1、T2以及針對(duì)晶體管T1、T2起如上所述作用的本體偏置電路101。此外，電子設(shè)備100A 包括晶體管T5、T6和附加本體偏置電路101A，該附加本體偏置電路用于估計(jì)晶體管T5、T6的閾值且用于對(duì)其本體進(jìn)行偏置以將晶體管T5、T6的閾值設(shè)置在期望的標(biāo)準(zhǔn)。

附加本體偏置電路101A包括PMOS閾值發(fā)生器102A和NMOS閾值發(fā)生器104A。量化器106A耦接到PMOS閾值發(fā)生器102A和NMOS閾值發(fā)生器104A兩者?？烧{(diào)偏置塊108A耦接到量化器106A，并且耦接到晶體管T5、T6的本體。PMOS閾值發(fā)生器102A在反饋回路中耦接到可調(diào)偏置塊108A的輸出端，而NMOS閾值發(fā)生器104A在反饋回路中耦接到可調(diào)偏置塊108A的另一輸出端。

晶體管T5是使其源極耦接到第一電源Vdd、并且使其本體耦接到附加可調(diào)偏置塊108A的PMOS晶體管。晶體管T6是使其漏極耦接到晶體管T5的漏極、使其源極耦接到接地GND、并且使其本體耦接到可調(diào)偏置塊108A的NMOS晶體管。晶體管T5和T6的柵極耦接在一起。

在操作中，附加本體偏置電路101A起本體偏置電路101所起的作用。PMOS閾值發(fā)生器102A估計(jì)PMOS晶體管T5的閾值電壓，并產(chǎn)生對(duì)其進(jìn)行指示的信號(hào)Pth2。類似地，NMOS電壓發(fā)生器104A估計(jì)NMOS晶體管T6的閾值電壓，并產(chǎn)生對(duì)其進(jìn)行指示的信號(hào)Nth2。

當(dāng)PMOS晶體管T5的估計(jì)閾值電壓Pth2大于參考PMOS閾值電壓VrefP2時(shí)，按照由量化器106A所確定的輸出，可調(diào)偏置塊108A對(duì)晶體管T5的本體進(jìn)行正向偏置。這通過將本體偏置電壓設(shè)置為小于在晶體管T5的源極處的電壓來實(shí)現(xiàn)。當(dāng)NMOS晶體管T6的估計(jì)閾值電壓Nth2大于參考NMOS閾值電壓VrefN2時(shí)，按照由量化器106A所確定的輸出，可調(diào)偏置塊108A對(duì)晶體管T6的本體進(jìn)行正向偏置。這通過將本體偏置電壓設(shè)置為高于在晶體管T6的源極處的電壓來實(shí)現(xiàn)。

當(dāng)PMOS晶體管T5的估計(jì)閾值電壓Pth2小于參考PMOS閾值電壓VrefP2時(shí)，按照由量化器106A所確定的輸出，可調(diào)偏置塊108A對(duì)晶體管T5的本體進(jìn)行反向偏置。這通過將本體偏置電壓設(shè)置為大于在PMOS晶體管T5的源極處的電壓來實(shí)現(xiàn)。當(dāng)NMOS晶體管T6的估計(jì)閾值電壓Nth2小于參考NMOS閾值電壓VrefN2時(shí)，按 照由量化器106A所確定的輸出，可調(diào)偏置塊108A對(duì)晶體管T6的本體進(jìn)行反向偏置。這通過將本體偏置電壓設(shè)置為小于在晶體管T2、T4的源極處的電壓來實(shí)現(xiàn)。

量化器106A分別確定估計(jì)閾值電壓Nth2和Pth2與參考閾值電壓VrefN2和VrefP2之間的差值，以產(chǎn)生施加于可調(diào)偏置塊108A第一和第二信號(hào)。偏置信號(hào)Vpw2或Vnw2隨后相應(yīng)地增加或減小，這最終致使晶體管的閾值電壓Vth(Vthp表示PMOS晶體管T5的閾值電壓；Vthn表示NMOS晶體管T6的閾值電壓)被調(diào)整以匹配參考閾值電壓VrefN2或VrefP2。

本體偏置電路101A進(jìn)一步的實(shí)施細(xì)節(jié)與以上描述的關(guān)于本體偏置電路101相同且此處不需要進(jìn)一步的描述。

盡管相對(duì)于有限數(shù)量的實(shí)施例描述了本披露，但是受益于本披露的本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到可以設(shè)想不偏離在此所披露的本披露的范圍的其他實(shí)施例。因此，本披露的范圍應(yīng)當(dāng)僅由所附權(quán)利要求書限定。