本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種基于動態(tài)振鈴式運算放大器的高速流水線-逐次逼近型模數(shù)轉(zhuǎn)換器(ADC)。

背景技術(shù)：

流水線-逐次逼近型ADC是近幾年在數(shù)據(jù)轉(zhuǎn)換器設(shè)計領(lǐng)域出現(xiàn)的新結(jié)構(gòu)，最先由Chun C.Lee和Micheal P.Flynn于2010年發(fā)表于超大規(guī)模集成電路會議(Symposium on VLSI circuits)上，基于流水線結(jié)構(gòu)中最簡化的兩步式結(jié)構(gòu)，前后兩級的子ADC均采用逐次逼近型ADC來實現(xiàn)。該結(jié)構(gòu)利用了流水線型ADC的高數(shù)據(jù)處理速率，同時結(jié)合逐次逼近型ADC在先進工藝下低功耗、高線性度的優(yōu)點。兩者的結(jié)合有利于在實現(xiàn)ADC高速高精度的同時，保障ADC的低功耗。

在流水線-逐次逼近型ADC中功耗開銷最大的部分為級間的殘差放大器。在單通道ADC中，殘差放大器的速度由ADC的采樣速率決定，精度由后級逐次逼近型ADC精度決定。所以低功耗流水線-逐次逼近型ADC中運算放大器的低功耗實現(xiàn)有助于整體ADC的高能效實現(xiàn)。

振鈴式運算放大器是由Benjamin Hershberg、U.K.Moon等人于2012年發(fā)表于國際固態(tài)電路會議(ISSCC)上，最初的設(shè)計從環(huán)形振蕩器出發(fā)，通過控制輸出級在穩(wěn)定工作時處于亞閾值狀態(tài)而實現(xiàn)小信號放大的效果。最初實現(xiàn)方式是偽差分的運算放大器方式，同時通過外加偏置信號實現(xiàn)輸出級工作狀態(tài)的控制，如示意圖1所示。運算放大器采用偽差分的形式，圖1中給出一條差分通路的電路結(jié)構(gòu)，由第一級反相器101，第二級反相器102，第三級反相器103級聯(lián)而成，其中第二級反相器拆分為兩組，在放大器處于重置狀態(tài)，即開關(guān)105、106、107閉合的情況下，分別在電容108和109上存儲不同的偏置電壓，從而 使得在放大器處于正常工作時，電容108和109的電壓使得第三極反相器103的NMOS管111和PMOS管110更容易進入弱反型、甚至亞閾值區(qū)域，因此提高了運算放大器的輸出阻抗，使得環(huán)路可以穩(wěn)定工作。圖1中電容104為自校準(zhǔn)電容，在電路處于重置狀態(tài)時，存儲放大器穩(wěn)定工作狀態(tài)下的輸入端共模電壓與輸入信號共模電壓的電壓差。

隨后由Yong Lim和Michael P.Flynn進行改良，分別于2014和2015年的ISSCC上發(fā)表文章，改良后的振鈴式運算放大器如圖2所示。Yong Lim等人的改進主要在于：(1)將偽差分電路修改為輸入級全差分電路，第一級201中差分兩路反相器中電流流過NMOS尾電流管204和205，靜態(tài)電流大小受尾電流管204、205、偏置管208、第一級共模反饋控制管206和207等調(diào)節(jié)。共模反饋管205的反饋信號受控于輸出端的共模電平。(2)將圖1中分裂為兩路的第二級102改進為圖2中的202，通過電阻209實現(xiàn)第三級203中MOS管212和213穩(wěn)定狀態(tài)偏置點的分離，從而實現(xiàn)穩(wěn)定的運算放大器靜態(tài)工作點。(3)將圖1中第二級102和第三級103中的MOS管改為高柵壓管210、211、212、213等，更有利于實現(xiàn)運算放大器的穩(wěn)定工作。

在Yong Lim等人的改進中，全差分第一級201的使用減小了第一級反相器的輸出擺幅、降低了輸出速率，不利于在高速電路中的實現(xiàn)；同時高柵壓管的使用同樣會降低反相器判斷結(jié)果的傳輸速度。因此，本發(fā)明中提出了一種動態(tài)振鈴式運算放大器，能夠有效的提高振鈴式運算放大器的穩(wěn)定速度，并將該高速運算放大器應(yīng)用于流水線-逐次逼近型ADC中。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提出一種新型低功耗流水線-逐次逼近型ADC結(jié)構(gòu)，其特點是利用動態(tài)振鈴式運算放大器作為第一級高精度流水線級前端和第二級逐次逼近型ADC構(gòu)成的余量量化后級之間的殘差放大器，實現(xiàn)了具有流水線型ADC的高速量化特征的同時，仍保持逐次逼近型ADC的低功耗特征，同時通過動態(tài)運算放大器、以及其他模塊電路的低功耗設(shè)計來進一步提高能效。

具體的，本發(fā)明提供了一種基于動態(tài)振鈴式運算放大器的高速流水線-逐次逼 近型ADC，包括：

流水線型量化前端，實現(xiàn)該ADC中的高位的量化，其中該流水線型量化前端內(nèi)設(shè)置有用于進行殘差放大的動態(tài)振鈴式殘差放大器；

余量量化后端，由兩個逐次逼近型ADC子通道構(gòu)成，用于實現(xiàn)ADC中的低位的比較量化，其中該兩個逐次逼近型ADC子通道的輸入端分別連接該動態(tài)振鈴式殘差放大器的輸出端；

數(shù)字選擇和冗余位校準(zhǔn)模塊，與該兩個逐次逼近型ADC子通道的輸出端相連接并用于實現(xiàn)雙通道時間交織的該逐次逼近型ADC的數(shù)字輸出選擇、數(shù)字輸出的時刻對準(zhǔn)以及冗余位校準(zhǔn)。

較佳地，在上述的高速流水線-逐次逼近型ADC中，該流水線型量化前端為帶冗余位的M位量化前端，其中M為正整數(shù)，該帶冗余位的M位量化前端包括柵壓自舉采樣開關(guān)、M位閃存型ADC、M位溫度計編碼電容型DAC、該動態(tài)振鈴式殘差放大器，

其中，該流水線型量化前端的輸入信號分成兩路，分別在該M位閃存型ADC和該M位溫度計編碼電容型DAC上實現(xiàn)信號采樣。

較佳地，在上述的高速流水線-逐次逼近型ADC中，該兩路的輸入信號的采樣電平值的偏差由該M位量化前端的冗余位消除。

較佳地，在上述的高速流水線-逐次逼近型ADC中，該動態(tài)振鈴式殘差放大器采用偽差分形式，其由第一級反相器、第二級反相器和第三級反相器構(gòu)成，其中該第一級反相器設(shè)置有兩個具有正反饋效果的第一電阻和第二電阻，該第一電阻的一端與第二電阻的一端相連，該第一電阻的另一端連接第一級反相器中的PMOS管的漏端和第二級反相器中NMOS管的柵端，且該第二電阻的另一端連接第一級反相器中的NMOS管的漏端和第二級反相器中PMOS管的柵端。

較佳地，在上述的高速流水線-逐次逼近型ADC中，進一步包括：時鐘生成模塊，根據(jù)外部輸入的頻率分別生成該流水線型量化前端的控制時鐘信號以及該余量量化后端的控制時鐘信號。

較佳地，在上述的高速流水線-逐次逼近型ADC中，該兩個逐次逼近型ADC子通道為N位逐次逼近型ADC，其中N為正整數(shù)，該N位逐次逼近型ADC由二 進制編碼的DAC、動態(tài)比較器、異步控制邏輯電路組成，

其中，該余量量化后端的控制時鐘信號接入異步控制邏輯電路，以產(chǎn)生根據(jù)邏輯判斷結(jié)果得到的異步控制時序，進而實現(xiàn)該二進制編碼的DAC和動態(tài)比較器的控制。

較佳地，在上述的高速流水線-逐次逼近型ADC中，該兩個逐次逼近型ADC子通道采用頂極板采樣方式實現(xiàn)。

較佳地，在上述的高速流水線-逐次逼近型ADC中，該數(shù)字選擇和冗余位校準(zhǔn)模塊由數(shù)字電路實現(xiàn)。

綜上，本發(fā)明提出了一種兼顧高速和低功耗的基于振鈴式運算放大器的高速流水線-逐次逼近型ADC架構(gòu)。本發(fā)明中針對流水線級的低功耗設(shè)計，采用了無采樣保持電路的結(jié)構(gòu)；針對逐次逼近型ADC后級的高速低功耗設(shè)計，采用了頂極板采樣的結(jié)構(gòu)。

應(yīng)當(dāng)理解，本發(fā)明以上的一般性描述和以下的詳細描述都是示例性和說明性的，并且旨在為如權(quán)利要求所述的本發(fā)明提供進一步的解釋。

附圖說明

包括附圖是為提供對本發(fā)明進一步的理解，它們被收錄并構(gòu)成本申請的一部分，附圖示出了本發(fā)明的實施例，并與本說明書一起起到解釋本發(fā)明原理的作用。附圖中：

圖1為2012年最早發(fā)表的振鈴式運算放大器結(jié)構(gòu)示意圖。

圖2為2015年ISSCC中發(fā)表的振鈴式運算放大器結(jié)構(gòu)示意圖。

圖3為本發(fā)明提出的基于振鈴式運算放大器的高速流水線-逐次逼近型ADC的一個實施例的結(jié)構(gòu)示意圖。

圖4為本發(fā)明提出的子通道逐次逼近型ADC結(jié)構(gòu)示意圖。

圖5為本發(fā)明提出的動態(tài)振鈴式運算放大器的一個實施例。

圖6為本發(fā)明中主要模塊的時序控制圖。

圖7為本發(fā)明中流水線級冗余位設(shè)置說明圖。

附圖標(biāo)記說明：

101、102、103為2012年最早發(fā)表的振鈴式運算放大器結(jié)構(gòu)中三級反相器電路，104為自校零電容，105、106、107為運算放大器重置開關(guān)，108、109為偏壓存儲電容，110、111為第三級輸出管；

201、202、203為2015年ISSCC中發(fā)表的振鈴式運算放大器結(jié)構(gòu)中三級反相器電路，204、205為第一級尾電流管，206、207為第一級輸出共模反饋控制管，208為偏置電流控制管，209為第三級MOS管的靜態(tài)工作點分離電阻，210～213為第二級和第三級反相器電路中的MOS管；

301為流水線級前端，302為逐次逼近型ADC后級，303為數(shù)字選擇和冗余位校準(zhǔn)模塊，304、311為柵壓自舉開關(guān)，305為M位閃存型ADC，306為M位DAC，307為振鈴式運算放大器，308、309為子通道逐次逼近型ADC，310為時鐘生成模塊，311、312為兩條信號采樣通路；

401為按二進制大小分布的DAC電容陣列，402為動態(tài)比較器，403為異步控制邏輯；

501、502、503為本發(fā)明提出的高速振鈴式運算放大器結(jié)構(gòu)中三級反相器電路，504、505為兩個正反饋電阻，506～509為一、二兩級反相器電路中的反相器MOS管，510、511為后兩級電路控制管，512為共模反饋電路；

601～606分別對應(yīng)等時序關(guān)系；

701、702為比較器失調(diào)、前后級比較器失配、采樣時刻偏差等情況下出現(xiàn)殘差傳輸曲線偏移情況。

具體實施方式

現(xiàn)在將詳細參考附圖描述本發(fā)明的實施例。

作為一個示例，本發(fā)明可以提供一種基于動態(tài)振鈴式運算放大器的流水線-逐次逼近型ADC，其實施目標(biāo)為一款200MS/s采樣率、12位精度的ADC。

圖3為本發(fā)明提出的基于振鈴式運算放大器的高速流水線-逐次逼近型ADC的一個實施例的結(jié)構(gòu)示意圖。在圖3所示的實施例中，基于動態(tài)振鈴式運算放大器的高速流水線-逐次逼近型ADC主要包括：流水線型量化前端301、余量 量化后端302、數(shù)字選擇和冗余位校準(zhǔn)模塊303以及時鐘生成模塊310。。

流水線型量化前端301實現(xiàn)該ADC中的高位(例如前M位)的量化，其中該流水線型量化前端301內(nèi)設(shè)置有用于進行殘差放大的動態(tài)振鈴式殘差放大器307。

較佳地，該流水線型量化前端301為帶冗余位的M位量化前端(其中M為正整數(shù))，該帶冗余位的M位量化前端301包括柵壓自舉采樣開關(guān)304、M位閃存型ADC305、M位溫度計編碼電容型DAC306、該動態(tài)振鈴式殘差放大器307，實現(xiàn)ADC中高M位的量化以及殘差的放大。該流水線型量化前端301的輸入信號分成兩路311和312，分別在該M位閃存型ADC305中的比較器前和該M位溫度計編碼電容型DAC306中的電容上實現(xiàn)信號采樣。該兩路的輸入信號的采樣電平值的偏差由該M位量化前端的冗余位消除。即，兩條采樣信號通路上的采樣時刻偏差引入的采樣電平值的偏差在本發(fā)明中通過對流水線級設(shè)置冗余位來消除。

根據(jù)上述結(jié)構(gòu)，本發(fā)明的流水線型量化前端301采用無采樣保持電路的結(jié)構(gòu)，減少了采樣保持電路中運算放大器的開銷。

作為一個示例，本發(fā)明的流水線級采樣量化前端301的冗余位可以設(shè)計采用0.5位冗余的設(shè)計方式，信號通過帶冗余位的流水線級后的殘差傳輸曲線如圖7，圖7中給出了2.5位流水線級的殘差信號傳輸曲線示意圖，在出現(xiàn)閃存型ADC305中比較器失調(diào)、采樣時刻偏差引入采樣電平誤差、前后級301和302中比較器失配等情況下，均會在傳輸曲線中出現(xiàn)701和702所示的情況，通過冗余位的設(shè)計可以有效避免殘差信號在放大溢出后級ADC302的輸入信號范圍，從而造成失碼的情況。

更具體的，圖5示出了本發(fā)明提出的動態(tài)振鈴式運算放大器的一個實施例。考慮到本發(fā)明在高速環(huán)境下的應(yīng)用，每一級反相器都應(yīng)具有更高的速度。所以動態(tài)振鈴式殘差放大器307優(yōu)選采用偽差分形式，其由第一級反相器501、第二級反相器502和第三級反相器503構(gòu)成。給第一級反相器501更大的輸出擺幅空間，以及更大的漏源電壓。

較佳地，該第一級反相器501設(shè)置有兩個具有正反饋效果的第一電阻504和第二電阻505。該第一電阻504的一端與第二電阻505的一端相連，該第一電阻504 的另一端連接第一級反相器501中的PMOS管506的漏端和第二級反相器502中NMOS管509的柵端，且該第二電阻505的另一端連接第一級反相器501中的NMOS管507的漏端和第二級反相器502中PMOS管510的柵端。如此連接方式，在振鈴式運算放大器大信號建立的情況下，506和509兩個MOS管更容易進入導(dǎo)通狀態(tài)，從而實現(xiàn)信號的快速傳遞，大信號快速建立；在信號建立基本穩(wěn)定，運算放大器進入小信號建立階段，第三級503的輸出阻抗逐漸呈現(xiàn)高阻態(tài)，第一級501中電流減小，504和505上的壓降對于MOS管506和507的漏源電壓進行壓縮，在504和505電阻值的合理取值下，可以實現(xiàn)MOS管506和507的跨導(dǎo)最大化，從而有效提高運算放大器中小信號建立時的反應(yīng)速度。本發(fā)明中在第一級反相器中引入的正反饋電阻504和505具有提高運算放大器大信號、小信號建立速度的優(yōu)勢，有助于實現(xiàn)振鈴式運算放大器在高速電路中的應(yīng)用。

例如，根據(jù)圖5所示的結(jié)構(gòu)，在為高電平的情況下，后兩級502和503不工作，第一級反相器501輸入與輸出端相連，用于實現(xiàn)子校零電容中電荷存儲量的校準(zhǔn)。在為低電平的情況下，運算放大器工作。

為了進一步減小振鈴式運算放大器的功耗，本發(fā)明中在運算放大器第二級502和第三級503中可以進一步加入受時鐘信號控制的尾管510和511。在運算放大器處于重置狀態(tài)時，尾管510和511關(guān)閉，運算放大器后兩級不工作，實現(xiàn)動態(tài)運算放大器的效果。此外，共模反饋電路512用于實現(xiàn)偽差分運算放大器的共模穩(wěn)定。

余量量化后端302由兩個逐次逼近型ADC子通道308和309構(gòu)成，用于實現(xiàn)ADC中的低位的比較量化。其中，該兩個逐次逼近型ADC子通道308和309的輸入端分別連接該動態(tài)振鈴式殘差放大器307的輸出端。

上述的兩個逐次逼近型ADC子通道308和309優(yōu)選為N位逐次逼近型ADC(其中N為正整數(shù))，如圖4所示。該N位逐次逼近型ADC優(yōu)選由二進制編碼的DAC 401、動態(tài)比較器402、異步控制邏輯電路403組成，如圖4所示，用于實現(xiàn)ADC后N位的比較量化。

該ADC結(jié)構(gòu)優(yōu)選為一款頂極板采樣的異步逐次逼近型ADC。本發(fā)明中， 逐次逼近型ADC選用異步結(jié)構(gòu)，由異步控制邏輯電路403的邏輯判斷結(jié)果控制時序，有利于各個比特位的比較時間合理分配，實現(xiàn)快速比較。本發(fā)明中的頂極板采樣401與傳統(tǒng)底極板采樣相比，采樣結(jié)束后，可以直接進行信號比較，省略了一次信號比較以及電荷重分配的時間。從而減少了使得電容減小了一半，降低了面積開銷，提高了轉(zhuǎn)換速率。在本發(fā)明中，逐次逼近型ADC作為整體ADC的后級，精度要求相對較低，能夠支持頂極板采樣。

DAC401中的電容大小按二進制編碼方式設(shè)計。在通道控制時鐘為高電平時，子通道為采樣模式；在通道控制時鐘為低電平時，子通道為量化模式。通道控制時鐘接入異步控制邏輯電路403中用于產(chǎn)生根據(jù)邏輯判斷結(jié)果得到的異步控制時序，實現(xiàn)比較器402以及DAC401的控制。

其中，該余量量化后端的控制時鐘信號接入異步控制邏輯電路403，以產(chǎn)生根據(jù)邏輯判斷結(jié)果得到的異步控制時序，進而實現(xiàn)該二進制編碼的DAC401和動態(tài)比較器402的控制。

數(shù)字選擇和冗余位校準(zhǔn)模塊303與該兩個逐次逼近型ADC子通道308和309的輸出端相連接并用于實現(xiàn)雙通道時間交織的該逐次逼近型ADC的數(shù)字輸出選擇、數(shù)字輸出的時刻對準(zhǔn)以及冗余位校準(zhǔn)。例如，該數(shù)字選擇和冗余位校準(zhǔn)模塊303優(yōu)選由數(shù)字電路實現(xiàn)。

時鐘生成模塊310根據(jù)外部輸入的頻率分別生成該流水線型量化前端301的控制時鐘信號以及該余量量化后端302的控制時鐘信號。例如，時鐘生成模塊310根據(jù)外部輸入的頻率為采樣頻率的正弦信號，通過時鐘驅(qū)動電路、非交疊時鐘生成電路、分頻電路等生成ADC前端流水線級的控制時鐘信號等，以及雙通道時間交織逐次逼近型ADC子通道的控制信號時鐘和

最后，本發(fā)明的時序圖的一個實施例如圖6所示，下面結(jié)合該時序圖來舉例說明本發(fā)明的工作過程：

(1)為高電平時，流水線級前端工作于采樣模式，由于DAC306中的采樣電容采用底極板采樣方式，電容頂極板連接共模信號，由時鐘信號控制柵壓自舉開關(guān)311，實現(xiàn)信號采樣。在采樣模式下，振鈴式運算放大器處 于重置模式，不工作。

(2)下降沿觸發(fā)，則信號終止采樣，同時閃存型ADC305根據(jù)采樣得到的輸入信號開始進行比較量化，在上升沿到來前將量化結(jié)果傳遞至DAC306的參考電平選通端。

(3)為高電平時，DAC306生成殘差信號，并通過振鈴式運算放大器放大，信號由后級子通道逐次逼近型ADC接收并完成后續(xù)量化。

(4)后級時間交織子通道ADC中子通道308由時鐘信號的控制，子通道309由時鐘信號控制。時鐘信號和由時鐘信號 分頻并通過相應(yīng)的邏輯電路產(chǎn)生。時鐘信號和控制子通道308和子通道309交替工作，實現(xiàn)高速的信號量化與傳遞。

綜上，本發(fā)明相對于傳統(tǒng)的流水線-逐次逼近型ADC的高速率、低功耗的特點，減小了級間殘差放大器靜態(tài)功耗的開銷；相對于已有的振鈴式運算放大器研究成果，提高了放大器速度，使得能夠應(yīng)用于高速ADC中。

本領(lǐng)域技術(shù)人員可顯見，可對本發(fā)明的上述示例性實施例進行各種修改和變型而不偏離本發(fā)明的精神和范圍。因此，旨在使本發(fā)明覆蓋落在所附權(quán)利要求書及其等效技術(shù)方案范圍內(nèi)的對本發(fā)明的修改和變型。