技術(shù)總結(jié)
本發(fā)明提出了一種高速并行位同步濾波器時變系數(shù)更新環(huán)路，利用本發(fā)明能有效降低高速率下并行位同步的硬件實現(xiàn)復(fù)雜度。本發(fā)明通過下述技術(shù)方案予以實現(xiàn)：在每個時刻，并行濾波器組將輸出并行數(shù)據(jù)通過時鐘轉(zhuǎn)換模塊完成工作時鐘的轉(zhuǎn)換后，送入位同步誤差提取模塊進行位同步誤差的提取，將實時提取工作時鐘位同步誤差送入重采樣時鐘生成器，產(chǎn)生重采樣時鐘和時鐘偏移量；重采樣時鐘生成器將重采樣時鐘及時鐘偏移量輸入到RAM模塊，RAM存儲事先計算的多組并行濾波器系數(shù)；在每個時刻，通過當(dāng)前時鐘偏移量讀取RAM存儲內(nèi)容，獲取與該鐘偏移量對應(yīng)的并行濾波器系數(shù)，將該讀取并行濾波器系數(shù)作為下一個時刻的并行濾波器系數(shù)，更新并行濾波器組的時變系數(shù)。

技術(shù)研發(fā)人員：唐婷;杜瑜
受保護的技術(shù)使用者：中國電子科技集團公司第十研究所
文檔號碼：201610443862
技術(shù)研發(fā)日：2016.06.17
技術(shù)公布日：2016.11.16