本申請要求于2015年9月1日在韓國知識產(chǎn)權(quán)局提交的第10-2015-0123748號韓國專利申請以及于2016年1月11日在韓國知識產(chǎn)權(quán)局提交的第10-2016-0003181號韓國專利申請的優(yōu)先權(quán)，上述韓國專利申請中的每個的全部內(nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

示例實施例涉及半導(dǎo)體電路。

背景技術(shù)：

隨著最近朝向微細加工(microfabrication)的趨勢，增加的數(shù)量的邏輯電路正被集成到單個芯片中。因此，芯片的單位單元面積大小可以直接地影響芯片的集成度(integration level)。另外，被配置為根據(jù)時鐘信號在數(shù)字系統(tǒng)中傳送數(shù)據(jù)的觸發(fā)器(flip-flop)的性能可以直接地與系統(tǒng)性能相聯(lián)系。因此，實施相對高速的觸發(fā)器可能對于實施相對高速的系統(tǒng)是必需的。然而，實施常規(guī)的高速觸發(fā)器可能增加觸發(fā)器的面積。

技術(shù)實現(xiàn)要素：

發(fā)明構(gòu)思的至少一些示例實施例提供了具有減小的建立(setup)時間和/或包括能夠減小數(shù)據(jù)輸出時間的相對高性能電路的半導(dǎo)體電路。

至少一個示例實施例提供了一種半導(dǎo)體電路，該半導(dǎo)體電路包括：第一電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第一節(jié)點處的電壓電平的反相值、時鐘信號的電壓電平和在第二節(jié)點處的電壓電平來生成在第一節(jié)點處的電壓電平；以及第二電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第二節(jié)點處的電壓電平的反相值、時鐘信號的電壓電平和在第一節(jié)點處的電壓電平的反相值來生成在第二節(jié)點處的電壓電平。當(dāng)時鐘信號的電壓電平處于第一電平時，第一節(jié)點和第二節(jié)點具有不同的邏輯電平。當(dāng)時鐘信號的電壓電平處于第二電平時，第一節(jié)點和第二節(jié)點具有相同的邏輯電平。第二電平與第一電平不同。

根據(jù)至少一些示例實施例，第二電路可以包括：連接到第二節(jié)點的第一上拉晶體管，該第一上拉晶體管具有被配置為接收在第一節(jié)點處的電壓電平的反相值的柵極；以及與第一上拉晶體管并聯(lián)連接到第二節(jié)點的第二上拉晶體管，該第二上拉晶體管具有被配置為接收時鐘信號的柵極。

第二電路可以進一步包括：連接到第二節(jié)點的第一下拉晶體管，該第一下拉晶體管具有被配置為接收在第二節(jié)點處的電壓電平的反相值的柵極；以及連接到第二節(jié)點的第二下拉晶體管，該第二下拉晶體管具有被配置為接收輸入數(shù)據(jù)的柵極。

第二電路可以包括：第一門器件，被配置為在輸入數(shù)據(jù)和在第二節(jié)點處的電壓電平的反相值之間執(zhí)行或(OR)運算；以及第二門器件，被配置為在第一門器件的輸出、在第一節(jié)點處的電壓電平的反相值和時鐘信號之間執(zhí)行與非(NAND)運算，該第二門器件進一步被配置為向第二節(jié)點輸出與非運算的結(jié)果。

第二電路可以包括：第一門器件，被配置為在使能信號和在第二節(jié)點處的電壓電平的反相值之間執(zhí)行或運算；以及第二門器件，被配置為在第一門器件的輸出、在第一節(jié)點處的電壓電平的反相值和時鐘信號之間執(zhí)行與非運算，該第二門器件進一步被配置為向第二節(jié)點輸出與非運算的結(jié)果。

第一電路可以包括：連接到第一節(jié)點的第一晶體管，該第一晶體管具有被配置為接收時鐘信號的電壓電平的反相值的柵極，該第一晶體管是上拉晶體管；以及連接在第一節(jié)點和接地電壓之間的第二晶體管，該第二晶體管具有被配置為接收時鐘信號的電壓電平的反相值的柵極并且該第二晶體管被配置為向第一節(jié)點傳送接地電壓。

第一電路可以進一步包括：與第一晶體管并聯(lián)連接的第三晶體管，該第三晶體管具有被配置為接收在第一節(jié)點處的電壓電平的柵極并且該第三晶體管輸出在第一節(jié)點處的電壓電平的反相值；以及串聯(lián)連接到第三晶體管的第四晶體管，該第四晶體管具有被配置為接收在第一節(jié)點處的電壓電平的柵極并且該第四晶體管輸出在第一節(jié)點處的電壓電平的反相值。

第一電路可以進一步包括：第一反相器，被配置為使得在第一節(jié)點處的電壓電平反相以輸出在第一節(jié)點處的電壓電平的反相值。

第一電路可以包括：第一門器件，被配置為在輸入數(shù)據(jù)的反相值和在第一節(jié)點處的電壓電平之間執(zhí)行或運算；以及第二門器件，被配置為在第一門器件的輸出和時鐘信號的電壓電平之間執(zhí)行與(AND)運算，該第二門器件進一步被配置為向第一節(jié)點輸出與運算的結(jié)果。

第一電路可以進一步包括：第三門器件，被配置為在時鐘信號和在第二節(jié)點處的電壓電平之間執(zhí)行與非運算，該第三門器件進一步被配置為輸出時鐘信號的電壓電平的反相值。

第一電路可以包括：第一門器件，被配置為在使能信號的反相值和在第一節(jié)點處的電壓電平之間執(zhí)行或運算；以及第二門器件，被配置為在第一門器件的輸出和時鐘信號之間執(zhí)行與運算，該第二門器件進一步被配置為向第一節(jié)點輸出與運算的結(jié)果。

半導(dǎo)體電路可以進一步包括鎖存電路，該鎖存電路被配置為基于時鐘信號的電壓電平和在第二節(jié)點處的電壓電平來確定輸出端子的電壓電平。

第一電平可以是邏輯低電平并且第二電平可以是邏輯高電平。

至少一個其他示例實施例提供了一種半導(dǎo)體電路，該半導(dǎo)體電路包括：第一電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第一節(jié)點處的電壓電平的反相值、時鐘信號的電壓電平和在第二節(jié)點處的電壓電平來確定在第一節(jié)點處的電壓電平；第二電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第二節(jié)點處的電壓電平的反相值、時鐘信號的電壓電平和在第一節(jié)點處的電壓電平的反相值來確定在第二節(jié)點處的電壓電平；以及鎖存電路，被配置為基于時鐘信號的電壓電平和在第二節(jié)點處的電壓電平來確定輸出端子的電壓電平；其中，當(dāng)時鐘信號的電壓電平處于第一電平時，第一節(jié)點處于第一電壓電平并且第二節(jié)點處于第二電壓電平，以及在第二節(jié)點處的電壓電平被傳送到輸出端子，并且第二電壓電平與第一電壓電平不同。

鎖存電路可以被配置為在時鐘信號的電壓電平的正沿處改變輸出端子的電壓電平。第一電壓電平可以是邏輯低電平。

第二電路可以進一步被配置為在時鐘信號處于第一電壓電平時對第二節(jié)點進行預(yù)充電。第一電路可以進一步被配置為在時鐘信號處于第一電壓電平時對第一節(jié)點進行放電。

當(dāng)時鐘信號的電壓電平從第一電壓電平轉(zhuǎn)變到第二電壓電平時，半導(dǎo)體電路可以被配置為改變在第一節(jié)點和第二節(jié)點中的一個處的電壓電平，同時維持在第一節(jié)點和第二節(jié)點中的另一個處的電壓電平。

至少一個其他示例實施例提供了一種包括第一電路和第二電路的半導(dǎo)體電路。第一電路包括：第一晶體管，具有被配置為接收時鐘信號的電壓電平的反相值的柵極，該第一晶體管被配置為將第一節(jié)點上拉；連接在第一節(jié)點和接地電壓之間的第二晶體管，該第二晶體管具有被配置為接收時鐘信號的電壓電平的反相值的柵極并且該第二晶體管向第一節(jié)點傳送接地電壓；與第一晶體管并聯(lián)連接的第三晶體管，該第三晶體管具有被配置為接收在第一節(jié)點處的電壓電平的柵極并且該第三晶體管輸出在第一節(jié)點處的電壓電平的反相值；以及串聯(lián)連接到第三晶體管的第四晶體管，該第四晶體管具有被配置為接收在第一節(jié)點處的電壓電平的柵極并且該第四晶體管輸出在第一節(jié)點處的電壓電平的反相值。第二電路包括：第五晶體管，具有被配置為接收在第一節(jié)點處的電壓電平的反相值的柵極，并且該第五晶體管被配置為將第二節(jié)點上拉；與第五晶體管并聯(lián)連接的第六晶體管，該第六晶體管具有被配置為接收時鐘信號的柵極，并且第六晶體管被配置為將第二節(jié)點上拉；第七晶體管，具有被配置為接收在第二節(jié)點處的電壓電平的柵極，該第七晶體管被配置為將第三節(jié)點下拉；以及第八晶體管，具有被配置為接收輸入數(shù)據(jù)的柵極，該第八晶體管被配置為將第三節(jié)點下拉。

第三晶體管和第四晶體管可以被配置為反相器，該反相器使得在第一節(jié)點處的電壓電平反相以輸出在第一節(jié)點處的電壓電平的反相值。

第二電路可以進一步包括：連接到第三節(jié)點的第九晶體管，該第九晶體管具有被配置為接收在第一節(jié)點處的電壓電平的反相值的柵極，該第九晶體管被配置為將第三節(jié)點下拉；以及與第九晶體管串聯(lián)連接的第十晶體管，第十晶體管具有被配置為接收時鐘信號的柵極，該第十晶體管被配置為將第三節(jié)點下拉。

半導(dǎo)體電路可以進一步包括鎖存電路，該鎖存電路被配置為基于時鐘信號的電壓電平和輸入數(shù)據(jù)的電壓電平來確定輸出端子的電壓電平。

至少一個其他示例實施例提供了一種半導(dǎo)體電路，該半導(dǎo)體電路包括：第一電路，被配置為基于輸入數(shù)據(jù)、時鐘信號、第二輸出信號和第一輸出信號的反相版本來輸出第一輸出信號；以及第二電路，被配置為基于輸入數(shù)據(jù)、第一輸出信號的反相版本、時鐘信號和第二輸出信號的反相版本來輸出第二輸出信號；其中，第二電路進一步被配置為響應(yīng)于具有第一邏輯電平的時鐘信號來輸出具有與第一輸出信號的邏輯電平不同的邏輯電平的第二輸出信號，并且第二電路進一步被配置為響應(yīng)于具有第二邏輯電平的時鐘信號來輸出具有與第一輸出信號相同的邏輯電平的第二輸出信號。

半導(dǎo)體電路可以進一步包括鎖存電路，該鎖存電路具有被配置為從第二電路接收第二輸出信號的輸入端子。

半導(dǎo)體電路可以進一步包括復(fù)用器，該復(fù)用器被配置為將輸入數(shù)據(jù)輸入到第一電路和第二電路。

第一電路可以包括：與非門，被配置為基于時鐘信號和第二輸出信號來輸出與非門輸出信號；或門，被配置為基于第一輸出信號和輸入數(shù)據(jù)的反相版本來輸出或門輸出信號；與門，被配置為基于與非門輸出信號和或門輸出信號來生成第一輸出信號；以及反相器，被配置為使得第一輸出信號反相以生成反相的第一輸出信號。

第二電路可以包括：反相器，被配置為使得第二輸出信號反相以生成第二輸出信號的反相版本；或門，被配置為基于輸入數(shù)據(jù)和第二輸出信號的反相版本來生成或門輸出信號；以及與非門，被配置為基于時鐘信號、第一輸出信號的反相版本以及或門輸出信號來生成第二輸出信號。

附圖說明

通過詳細地描述附圖，示例實施例將變得更加明顯，在附圖中：

圖1是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的框圖；

圖2是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖3是用于解釋根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的示例操作的時序圖；

圖4是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的框圖；

圖5是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的框圖；

圖6是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的框圖；

圖7是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖8是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖9是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖10是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖11是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的框圖；

圖12是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖13是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖；

圖14是包括根據(jù)發(fā)明構(gòu)思的一些示例實施例的一個或多個半導(dǎo)體電路的片上系統(tǒng)(SoC)系統(tǒng)的框圖；以及

圖15是包括根據(jù)發(fā)明構(gòu)思的一些示例實施例的一個或多個半導(dǎo)體電路的電子系統(tǒng)的框圖。

具體實施方式

通過參考示例實施例的以下詳細描述和附圖，發(fā)明構(gòu)思將變得更加容易理解。然而，可以以許多不同的形式來體現(xiàn)發(fā)明構(gòu)思，并且發(fā)明構(gòu)思不應(yīng)當(dāng)被解釋為限于在本文闡述的示例實施例。更確切地，提供這些示例實施例使得本公開將是充分的和完整的，并且這些示例性實施例將向那些本領(lǐng)域的技術(shù)人員全面?zhèn)鬟_本發(fā)明構(gòu)思的概念，并且本發(fā)明構(gòu)思將僅僅由所附權(quán)利要求來限定。貫穿說明書，相同的附圖標(biāo)記指代相同的元件。

在本文使用的術(shù)語僅用于描述特定實施例的目的，并且不意圖限制發(fā)明構(gòu)思。如在本文所使用地，單數(shù)形式“一”、“一個”和“該”也意圖包括復(fù)數(shù)形式，除非上下文清楚地指示并非如此。應(yīng)當(dāng)進一步理解，當(dāng)術(shù)語“包括”、“包括有”、“包含”和“包含有”在本說明書中使用時，指定所陳述的特征、整數(shù)、步驟、操作、元件和/或組件的存在，但不排除一個或多個其它的特征、整數(shù)、步驟、操作、元素、組件和/或其分組的存在或添加。

將理解的是，當(dāng)元件或?qū)颖环Q為“在另一個元件或?qū)由稀?、“連接到”或“耦合到”另一個元件或?qū)訒r，其能夠直接地在該另一個元件或?qū)由?、直接地連接或耦合到該另一個元件或?qū)樱蛘呖梢源嬖谥虚g的元件或?qū)?。相反，?dāng)元件被稱為“直接在另一個元件或?qū)由稀薄ⅰ爸苯舆B接到”或“直接耦合到”另一個元件或?qū)訒r，不存在中間的元件或?qū)?。如在本文所使用地，術(shù)語“和/或”包括一個或多個相關(guān)聯(lián)的所列項的任何和所有組合。

將理解，盡管術(shù)語第一、第二等等在本文可以用于描述各種元件、組件、區(qū)域、層和/或部分，但這些元件、組件、區(qū)域、層和/或部分不應(yīng)當(dāng)受這些術(shù)語的限制。這些術(shù)語僅用于將一個元件、組件、區(qū)域、層或部分與另一個區(qū)域、層或部分相區(qū)別。因此，以下討論的第一元件、組件、區(qū)域、層或部分可以被稱為第二元件、組件、區(qū)域、層或部分，而不背離發(fā)明構(gòu)思的教導(dǎo)。

在本文為了便于描述可以使用諸如“在…以下”、“在…之下”、“下方”、“在…之上”、“上方”等等的空間相對術(shù)語，來描述一個元件或者特征與另一個元件(一個或多個)或者特征(一個或多個)的關(guān)系，如圖中所圖示。將理解，除了圖中描繪的定向之外，空間相對術(shù)語還意圖包括在使用或操作中的設(shè)備的不同的定向。例如，如果圖中的設(shè)備被翻轉(zhuǎn)，則被描述為“在其他元件或特征之下”或“在其它元件或特征以下的元件”然后將被定向為“在其他元件或者特征之上”。因此，示例術(shù)語“在…之下”能夠包括在…之上和在…之下的定向兩者。設(shè)備可以以另外方式被定向(旋轉(zhuǎn)90度或者處于其他定向)，并且對在本文使用的空間相對描述符相應(yīng)地進行解釋。

在本文參考作為理想化示例實施例(和中間結(jié)構(gòu))的示意圖示的截面圖示來描述示例實施例。照此，將預(yù)期到作為例如制造技術(shù)和/或公差的結(jié)果所引起的與圖示的形狀的變化。因而，這些示例實施例不應(yīng)當(dāng)被解釋為受限于在本文所圖示的區(qū)域的特定形狀，而是包括例如由制造引起的形狀的偏差。例如，圖示為長方形的注入?yún)^(qū)域典型地將在其邊緣處具有圓形的或彎曲的特征和/或注入濃度的梯度，而不是具有從注入?yún)^(qū)域到非注入?yún)^(qū)域的二元改變。同樣地，通過注入所形成的掩埋區(qū)可能引起掩埋區(qū)和通過其發(fā)生注入的表面之間的區(qū)域中的一些注入。因而，在圖中圖示出的區(qū)域?qū)嶋H上是示意的，以及它們的形狀并不意圖圖示出器件的區(qū)域?qū)嶋H的形狀并且并不意圖限制發(fā)明構(gòu)思的范圍。

盡管可能未示出一些橫斷面視圖(一個或多個)的相對應(yīng)的平面圖和/或立體圖，但在本文圖示的器件結(jié)構(gòu)的橫斷面視圖(一個或多個)提供對于多個器件結(jié)構(gòu)的支持，該多個器件結(jié)構(gòu)就像在平面圖中將圖示出的沿著兩個不同的方向和/或就像在立體圖中將圖示出的在三個不同的方向上延伸。兩個不同的方向可以或可以不與彼此正交。三個不同的方向可以包括與兩個不同的方向正交的第三方向。多個器件結(jié)構(gòu)可以被集成在同一電子設(shè)備中。例如，當(dāng)在橫斷面視圖中圖示出器件結(jié)構(gòu)(例如，存儲器單元結(jié)構(gòu)或晶體管結(jié)構(gòu))時，電子設(shè)備可以包括多個器件結(jié)構(gòu)(例如，存儲器單元結(jié)構(gòu)或晶體管結(jié)構(gòu))，就像通過電子設(shè)備的平面圖將圖示出的?？梢詫⒍鄠€器件結(jié)構(gòu)排列為陣列和/或二維圖案。

除非另外定義，否則在本文使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有本發(fā)明構(gòu)思所屬領(lǐng)域的普通技術(shù)人員所共同理解的相同的意義。將進一步理解，諸如那些在通用詞典中定義的術(shù)語應(yīng)該被解釋為具有與它們在相關(guān)技術(shù)和本說明書的上下文中的意義相一致的意義，并且將不會以理想化的或過于正式的含義被解釋，除非在本文明確地如此定義。

除非另外具體地陳述，或者根據(jù)討論明顯的是，諸如“處理”或“計算”或“運算”或“確定”或“顯示”等等的術(shù)語指代將在計算機系統(tǒng)的寄存器和存儲器內(nèi)被表示為物理量、電子量的數(shù)據(jù)操縱和轉(zhuǎn)換為在計算機系統(tǒng)存儲器或寄存器或者其他的此類信息存儲裝置、傳輸或顯示設(shè)備內(nèi)類似地被表示為物理量的其他數(shù)據(jù)的計算機系統(tǒng)或者類似的電子計算設(shè)備的動作和處理。

在以下描述中提供特定細節(jié)來提供示例實施例的全面的理解。然而，本領(lǐng)域普通技術(shù)人員將理解的是，可以在沒有這些特定細節(jié)的情況下實踐示例實施例。例如，系統(tǒng)可以被示為框圖以便不以不必要的細節(jié)來模糊示例實施例。在其他實例中，可以在沒有不必要的細節(jié)的情況下示出熟知的處理、結(jié)構(gòu)和技術(shù)以便避免模糊示例實施例。

在以下描述中，可以參考操作的動作和符號表示(例如，流程圖、流圖、數(shù)據(jù)流程圖、結(jié)構(gòu)圖、框圖，等等的形式)來描述說明性實施例，該操作的動作和符號表示可以被實施為執(zhí)行特定任務(wù)或?qū)嵤┨囟ǔ橄髷?shù)據(jù)類型的、包括例程、程序、對象、組件、數(shù)據(jù)結(jié)構(gòu)等等的程序模塊或功能處理?？梢栽诂F(xiàn)有的電子系統(tǒng)(例如，顯示驅(qū)動器，片上系統(tǒng)(SoC)設(shè)備，SoC系統(tǒng)，諸如個人數(shù)字助理(PDA)、智能電話、平板式個人計算機(PC)、膝上型計算機等等的電子設(shè)備)中使用現(xiàn)有的硬件來實施操作。此類現(xiàn)有的硬件可以包括一個或多個中央處理單元(CPU)、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、SoC、現(xiàn)場可編程門陣列(FPGA)、計算機等等。

此外，一個或多個示例實施例(例如，控制器1110)可以是(或者包括)硬件、固件、執(zhí)行軟件的硬件，或其任何組合。此類硬件可以包括被配置為用于執(zhí)行在本文描述的功能以及這些元件的任何其他熟知的功能的專用機器的一個或多個CPU、SoC、DSP、ASIC、FPGA、計算機等等。在至少一些情況中，CPU、SoC、DSP、ASIC和FPGA可以通常被稱為處理電路、處理器和/或微處理器。

盡管流程圖可以將操作描述為順序處理，但是可以平行地、并行地或者同時地執(zhí)行許多操作。另外，可以重新排列操作的順序。當(dāng)處理的操作完成時，可以終止處理，但是處理也可以具有未包括在圖中的附加步驟。處理可以與方法、功能、過程、子例程、子程序等等相對應(yīng)。當(dāng)處理與函數(shù)(function)相對應(yīng)時，處理的終止可以與函數(shù)到調(diào)用函數(shù)或主函數(shù)的返回相對應(yīng)。

如在本文公開地，術(shù)語“存儲媒介”、“計算機可讀存儲媒介”或“非暫態(tài)計算機可讀存儲媒介”可以表示用于存儲數(shù)據(jù)的一個或多個設(shè)備，包括只讀存儲器(ROM)、隨機存取存儲器(RAM)、磁性RAM、磁芯存儲器、磁盤存儲器媒介、光存儲媒介、閃速存儲器器件和/或用于存儲信息的其他有形的機器可讀媒介。術(shù)語“計算機可讀媒介”可以包括但是不限于便攜式的或固定的存儲設(shè)備、光存儲設(shè)備以及能夠存儲、包含或攜帶指令(一個或多個)和/或數(shù)據(jù)的各種其他媒介。

此外，可以通過硬件、軟件、固件、中間件、微代碼、硬件描述語言或其任何組合來實施示例實施例中的至少一些部分。當(dāng)以軟件、固件、中間件或者微代碼被實施時，可以將執(zhí)行必要的任務(wù)的程序代碼或者代碼片段存儲在諸如計算機可讀存儲媒介的機器或計算機可讀媒介中。當(dāng)以軟件被實施時，處理器(一個或多個)、處理電路(一個或多個)或者處理單元(一個或多個)可以被編程為執(zhí)行必要的任務(wù)，由此變換為專用處理器(一個或多個)或者計算機(一個或多個)。

代碼片段可以表示進程、函數(shù)、子程序、程序、例程、子程序、模塊、軟件包、類或者指令、數(shù)據(jù)結(jié)構(gòu)或程序語句的任何組合。代碼片段可以通過發(fā)送和/或接收信息、數(shù)據(jù)、自變量(argument)、參數(shù)或者存儲器內(nèi)容而被耦合到另一個代碼片段或硬件電路。可以經(jīng)由包括存儲器共享、消息傳遞、令牌傳遞、網(wǎng)絡(luò)傳輸?shù)鹊鹊娜魏芜m當(dāng)?shù)氖侄蝸韨鬟f、轉(zhuǎn)發(fā)或者發(fā)送信息、自變量、參數(shù)、數(shù)據(jù)等等。

圖1是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的框圖，圖2是在圖1中示出的半導(dǎo)體電路的電路圖，以及圖3是用于解釋在圖1和2中示出的半導(dǎo)體電路的示例操作的時序圖。

參考圖1和圖2，根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路包括第一電路100、第二電路200以及鎖存電路300。

第一電路100可以基于輸入數(shù)據(jù)D的電壓電平、與第一節(jié)點NET1的電壓電平反相的電壓電平、時鐘信號CLK的電壓電平以及第二節(jié)點NET2的電壓電平來確定第一節(jié)點NET1的電壓電平。

第二電路200可以基于輸入數(shù)據(jù)D的電壓電平、與第二節(jié)點NET2的電壓電平反相的電壓電平、時鐘信號CLK的電壓電平以及與第一節(jié)點NET1的電壓電平反相的電壓電平來確定第二節(jié)點NET2的電壓電平。

鎖存電路300可以基于時鐘信號CLK的電壓電平和第二節(jié)點NET2的電壓電平來確定輸出端子QN的電壓電平。

在該示例中，可以將第一電路100的輸出中的一些用作第二電路200的輸入，并且可以將第二電路200的輸出中的一些用作第一電路100的輸入。第一電路100、第二電路200以及鎖存電路300可以起觸發(fā)器的作用。然而，一個或多個示例實施例的方面不限于此。

更詳細地，第二電路200可以包括第一門器件(gate)G1，該第一門器件G1在輸入數(shù)據(jù)D的電壓電平和第二節(jié)點NET2的電壓電平的反相值之間執(zhí)行或(OR)運算。可以通過第二反相器IN2傳送第二節(jié)點NET2的電壓電平的反相值來作為第一門器件G1的輸入值。

此外，第二電路200可以包括第二門器件G2，該第二門器件G2在第一門器件G1的輸出的電壓電平、第一節(jié)點NET1的電壓電平的反相值和時鐘信號CLK的電壓電平之間執(zhí)行與非(NAND)運算。第二門器件G2向第二節(jié)點NET2傳送與非運算的輸出值。

第一電路100可以包括第三門器件G3，該第三門器件G3在輸入數(shù)據(jù)D的電壓電平和第一節(jié)點NET1的電壓電平之間執(zhí)行或運算。第三門器件G3向第四門器件G4輸出或運算的輸出值。第一電路100可以包括使得第一節(jié)點NET1的電壓電平反相的反相器IN1，并且向第三門器件G3以及第二門器件G2輸出第一節(jié)點NET1的電壓電平的反相值。

另外，第一電路100可以包括第四門器件G4，該第四門器件G4在第三門器件G3的輸出的電壓電平和時鐘信號CLK的反相電壓電平CKB的反相值之間執(zhí)行與(AND)運算。第四門器件G4向第一節(jié)點NET1輸出與運算的輸出值。第一電路100可以包括第五門器件G5，該第五門器件G5在時鐘信號CLK的電壓電平和第二節(jié)點NET2的電壓電平之間執(zhí)行與非運算并且輸出時鐘信號CLK的電壓電平的反相值CKB?？梢允沟米鳛榈谖彘T器件G5的輸出值的時鐘信號CLK的電壓電平的反相值CKB反相，并且然后將其提供為第四門器件G4的輸入值。

現(xiàn)在將更詳細地描述第一電路100和第二電路200的示例操作。

第一電路100的輸出值被提供為第二電路200的輸入值，并且第二電路200的輸出值被提供為第一電路100的輸入值。因此，第一電路100和第二電路200執(zhí)行與SR鎖存電路的操作類似的操作。另外，第一電路100和第二電路200分別起用于控制第二電路200和第一電路100的電路的作用。可以將第二電路200的輸出值傳送到鎖存電路300，并且第二電路200可以起觸發(fā)器電路的作用。

第一電路100和第二電路200根據(jù)時鐘信號CLK的電壓電平來執(zhí)行不同的操作。更詳細地，例如當(dāng)時鐘信號CLK處于邏輯低電平時，將第二節(jié)點NET2預(yù)充電到邏輯高電平。相反地，通過將第五門器件G5連接到時鐘信號CLK和第二節(jié)點NET2，將第一節(jié)點NET1放電到邏輯低電平。在該示例中，第一節(jié)點NET1和第二節(jié)點NET2具有不同的邏輯電平。

此外，當(dāng)時鐘信號CLK處于邏輯高電平時，第一節(jié)點NET1和第二節(jié)點NET2可以進行操作以具有相同的邏輯電平。例如，當(dāng)輸入數(shù)據(jù)D處于邏輯低電平L時，將第二節(jié)點NET2維持在邏輯高電平H，并且第一節(jié)點NET1的電壓電平從邏輯低電平L轉(zhuǎn)變到邏輯高電平H。此外，當(dāng)輸入數(shù)據(jù)D處于邏輯高電平時，將第一節(jié)點NET1維持在邏輯低電平L，并且第二節(jié)點NET2的電壓電平從邏輯高電平H轉(zhuǎn)變到邏輯低電平L。

根據(jù)至少一些示例實施例，邏輯高電平H可以指的是大于或等于基準(zhǔn)電平的電壓電平，并且邏輯低電平L可以指的是小于基準(zhǔn)電平的電壓電平。例如，邏輯高電平H可以指的是具有大約50％或更大的值的電壓電平，并且邏輯低電平L可以指的是具有小于大約50％的值的電壓電平。然而，示例實施例的方面不限于該示例?；鶞?zhǔn)電平可以以各種方式變化?；谠摪l(fā)現(xiàn)，將關(guān)于邏輯高電平H和邏輯低電平L來描述半導(dǎo)體電路的邏輯電平。

參考圖3，在根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路中，當(dāng)時鐘信號CLK的電壓電平上升時，可以將輸入數(shù)據(jù)D的電壓電平的反相值傳送到輸出端子QN。也就是說，例如，通過反相器使得鎖存電路300的輸出節(jié)點OUT的電壓電平反相，以確定輸出端子QN的電壓電平。

可以在時鐘信號CLK的電壓電平的正沿處改變輸出端子QN的電壓電平。因此，當(dāng)時鐘信號CLK轉(zhuǎn)變到邏輯高電平H并且第二節(jié)點NET2處于邏輯低電平L時，輸出端子QN的電壓電平可以與第二節(jié)點NET2的電壓電平同步以便隨后被輸出。然而，示例實施例的方面不限于該示例。

現(xiàn)在將參考圖1至圖3來更詳細地描述在第一部分ta1中的示例電路操作。在第一部分ta1中，輸入數(shù)據(jù)D處于邏輯低電平L，并且時鐘信號CLK處于邏輯高電平H。

在第二電路200中，因為時鐘信號CLK的電壓電平是邏輯高電平H，所以被時鐘信號CLK的電壓電平的反相值門控(gated to)的晶體管PE2導(dǎo)通以對第二節(jié)點NET2進行預(yù)充電。在該示例中，第二節(jié)點NET2的電壓電平可以是邏輯高電平H。

此外，在第二電路200中，第一門器件G1在輸入數(shù)據(jù)D的電壓電平(例如，邏輯低電平L)和第二節(jié)點NET2的電壓電平的反相值(例如，邏輯低電平L)之間執(zhí)行或運算，并且向第二門器件G2輸出結(jié)果得到的邏輯低電平L。

第二門器件G2在時鐘信號CLK的電壓電平、第一門器件G1的輸出(例如，邏輯低電平L)和第一節(jié)點NET1的電壓電平(例如，邏輯高電平H)之間執(zhí)行與非運算，并且將與非運算的輸出值(例如，邏輯高電平H)傳送到第二節(jié)點NET2。

也就是說，例如，在時鐘信號CLK處于邏輯高電平H并且輸入數(shù)據(jù)D處于邏輯低電平L的狀態(tài)中，將第二節(jié)點NET2維持在將第二節(jié)點NET2預(yù)充電到邏輯高電平H的狀態(tài)中，同時第一節(jié)點NET1從邏輯低電平L轉(zhuǎn)變到邏輯高電平H。因為第二節(jié)點NET2處于邏輯高電平H，所以對鎖存電路300的輸入節(jié)點IN進行預(yù)充電并且將輸出端子QN的電壓電平維持在邏輯高電平H。

在第二部分ta2中，輸入數(shù)據(jù)D從邏輯低電平L轉(zhuǎn)變到邏輯高電平H，并且時鐘信號CLK從邏輯高電平H轉(zhuǎn)變到邏輯低電平L。在第二部分ta2中，將第二節(jié)點NET2的電壓電平維持在邏輯高電平H，并且第一節(jié)點NET1從邏輯高電平H轉(zhuǎn)變到邏輯低電平L。

在第三部分ta3中，將輸入數(shù)據(jù)D的電壓電平維持在邏輯高電平H，并且時鐘信號CLK從邏輯低電平L轉(zhuǎn)變到邏輯高電平H。在該示例中，因為輸出端子QN的電壓電平與將被改變的時鐘信號CLK的上升沿同步，并且第二節(jié)點NET2轉(zhuǎn)變到邏輯低電平L，所以輸出端子QN也可以轉(zhuǎn)變到邏輯低電平L，使得將輸出端子QN的電壓電平維持在邏輯低電平L。

再次參考圖2，將就示例晶體管連接而言來描述根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路。

參考圖2，在根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路中，第二電路200包括：晶體管PE1(例如，上拉晶體管)，被第一節(jié)點NET1的電壓電平的反相值門控并且將第二節(jié)點NET2上拉；以及與晶體管PE1并聯(lián)連接的晶體管PE2(例如，上拉晶體管)，被時鐘信號CLK的電壓電平門控并且將第二節(jié)點NET2上拉。

此外，第二電路200包括：晶體管NE1(例如，下拉晶體管)，被第二節(jié)點NET2的電壓電平的反相值門控并且將第三節(jié)點下拉；以及晶體管NE2(例如，下拉晶體管)，被輸入數(shù)據(jù)D的電壓電平門控并且將第三節(jié)點NET3下拉。

通過第二反相器IN2使得第二節(jié)點NET2的電壓電平反相，并且將其輸出到晶體管NE1的柵極。

晶體管NE5和晶體管NE6可以串聯(lián)連接，并且晶體管NE5可以連接到第三節(jié)點NET3。晶體管NE5(例如，下拉晶體管)被第一節(jié)點NET1的電壓電平的反相值門控并且將第三節(jié)點NET3下拉。晶體管NE6被時鐘信號CLK的電壓電平門控并且將第三節(jié)點NET3下拉。

第一電路100可以包括：晶體管PE3(例如，上拉晶體管)，被時鐘信號CLK的電壓電平的反相值CKB門控并且將第一節(jié)點NET1上拉；以及串聯(lián)連接到晶體管PE3的晶體管NE3，被時鐘信號CLK的電壓電平的反相值CKB門控并且向第一節(jié)點NET1傳送接地電壓。

另外，第一電路100可以包括晶體管PE4和晶體管NE4。晶體管PE4與晶體管PE3并聯(lián)連接、被第一節(jié)點NET1的電壓電平門控以及輸出第一節(jié)點NET1的電壓電平的反相值。晶體管NE4串聯(lián)連接到晶體管PE4、被第一節(jié)點NET1的電壓電平門控以及輸出第一節(jié)點NET1的電壓電平的反相值。

晶體管PE4和晶體管NE4可以起圖1的第一反相器IN1的作用。

圖4是根據(jù)發(fā)明構(gòu)思的一些示例實施例的另一個半導(dǎo)體電路的框圖。圖4中示出的半導(dǎo)體電路類似于在圖1中示出的半導(dǎo)體電路，并且因此，將省略對于與以上討論的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖4，根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路包括第一電路100和第二電路200。

與在圖1中示出的示例實施例中不同，圖4中的半導(dǎo)體電路不包括鎖存電路。因此，半導(dǎo)體電路可以起集成時鐘門控電路的作用，而不是起觸發(fā)器電路的作用。在圖4中示出的示例實施例中，將使能信號E而不是輸入數(shù)據(jù)D輸入到門器件G1和G3，并且半導(dǎo)體電路的輸出是信號ECLK。

圖5是根據(jù)發(fā)明構(gòu)思的一些示例實施例的另一個半導(dǎo)體電路的框圖。圖5中示出的半導(dǎo)體電路類似于在圖1中示出的半導(dǎo)體電路，并且因此，將省略對于與以上討論的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖5，根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路包括第一電路100、第二電路200、鎖存電路300和復(fù)用器400。

與在圖1中示出的半導(dǎo)體電路相比，圖5中示出的半導(dǎo)體電路可以通過額外地包括用于添加掃描測試信號的復(fù)用器400來起觸發(fā)器電路的作用。

圖6是根據(jù)發(fā)明構(gòu)思的一些示例實施例的又一個半導(dǎo)體電路的框圖，并且圖7是根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路的電路圖。圖6和圖7中示出的半導(dǎo)體電路類似于圖1和圖2中示出的半導(dǎo)體電路。因而，為簡要起見，將省略對于與圖1和圖2中示出的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖6和圖7，半導(dǎo)體電路包括第一電路110、第二電路210和鎖存電路300。

第一電路110類似于圖1和圖2中示出的第一電路100，但是進一步包括操作為掃描測試路徑的電路。因此，第一電路110可以使用添加的掃描測試路徑來執(zhí)行掃描測試操作，同時降低和/或最小化數(shù)據(jù)路徑中的改變。在圖7中圖示出在第一電路110中額外地安裝的晶體管。

在圖7中，在晶體管級別圖示出具有添加的掃描測試路徑的觸發(fā)器電路。參考圖7，添加的晶體管連接到在其處生成反相時鐘信號CKB的節(jié)點，并且僅僅掃描使能信號SE或反相的掃描使能信號SIN所輸入到的節(jié)點與輸入數(shù)據(jù)D被施加到的節(jié)點并聯(lián)連接。

圖8是根據(jù)發(fā)明構(gòu)思的一些示例實施例的另一個半導(dǎo)體電路的電路圖。圖8中示出的半導(dǎo)體電路類似于圖6和圖7中示出的半導(dǎo)體電路。因而，將省略對于與圖6和圖7中示出的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖8，根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路包括第一電路115、第二電路210以及鎖存電路300。

如同圖6和圖7中示出的第一電路110，第一電路115包括操作為掃描測試路徑的電路。因此，第一電路115可以使用添加的掃描測試路徑來執(zhí)行掃描測試操作，同時降低和/或最小化數(shù)據(jù)路徑中的改變。除了第一電路110和第一電路115所公用的電路之外，第一電路115可以進一步包括重置信號R被輸入到其以執(zhí)行重置操作的晶體管116a和116b。

圖9是根據(jù)發(fā)明構(gòu)思的一些示例實施例的另一個半導(dǎo)體電路的電路圖。圖9中示出的半導(dǎo)體電路類似于圖8中示出的半導(dǎo)體電路。因而，將省略對于圖8中示出的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖9，半導(dǎo)體電路包括第一電路117、第二電路210和鎖存電路300。

如同圖8中示出的第一電路115，第一電路117包括操作為掃描測試路徑的電路。因此，第一電路117可以使用添加的掃描測試路徑來執(zhí)行掃描測試操作，同時降低和/或最小化數(shù)據(jù)路徑中的改變。第一電路117進一步包括門控電路118。門控電路118接收掃描使能信號SE和反相的時鐘信號CKB作為輸入，并且執(zhí)行與非運算。門控電路118被實施為從圖7中示出的NMOS所修改的NAND門控電路，在此節(jié)點NET1對反相時鐘信號CKB進行放電并且節(jié)點NSE被并聯(lián)連接。

圖10是根據(jù)發(fā)明構(gòu)思的一些示例實施例的又一個半導(dǎo)體電路的電路圖。為簡要起見，將省略對于以上討論的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖10，根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路包括第一電路119、第二電路210以及鎖存電路300。

第一電路119進一步包括操作為掃描測試路徑的電路。因此，第一電路119可以使用添加的掃描測試路徑來執(zhí)行掃描測試操作，同時降低和/或最小化數(shù)據(jù)路徑中的改變。另外，第一電路119包括單獨的反相器，該單獨的反相器輸出與掃描使能信號SE反相的輸出信號NSE。

圖11是根據(jù)發(fā)明構(gòu)思的一些示例實施例的另一個半導(dǎo)體電路的框圖，并且圖12是圖11中示出的半導(dǎo)體電路的電路圖。為簡要起見，將省略對于以上討論的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖11和圖12，根據(jù)發(fā)明構(gòu)思的一些示例實施例的半導(dǎo)體電路包括第一電路120和第二電路220。

參考圖11，半導(dǎo)體電路不包括鎖存電路，并且因此，可以起集成時鐘門控電路的作用，而不是起觸發(fā)器電路的作用。此外，第一電路120進一步包括操作為掃描測試路徑的電路。因此，第一電路120可以使用添加的掃描測試路徑來執(zhí)行掃描測試操作，同時降低和/或最小化數(shù)據(jù)路徑中的改變。

在圖12中，在晶體管級別圖示出具有添加到其的掃描測試路徑的集成時鐘門控電路的電路。

圖13是根據(jù)發(fā)明構(gòu)思的一些示例實施例的另一個半導(dǎo)體電路的電路圖。為簡要起見，將省略對于以上討論的示例實施例的細節(jié)相同的細節(jié)的重復(fù)描述。

參考圖13，半導(dǎo)體電路包括第一電路120和第二電路220。與圖12中示出的半導(dǎo)體電路相比，半導(dǎo)體電路包括第二節(jié)點NET2的電壓電平所輸入到的兩個晶體管的合并電路。

圖14是包括根據(jù)示例實施例的一個或多個半導(dǎo)體電路的片上系統(tǒng)(SoC)系統(tǒng)的框圖。

參考圖14，SoC系統(tǒng)1000包括應(yīng)用處理器1001和動態(tài)隨機存取存儲器(DRAM)1060。

應(yīng)用處理器1001可以包括中央處理單元(CPU)1010、多媒體系統(tǒng)1020、多級互聯(lián)總線(BUS)1030、存儲器系統(tǒng)1040和外圍電路1050。

CPU 1010可以執(zhí)行驅(qū)動SoC系統(tǒng)1000所需要的操作。在一些示例實施例中，CPU 1010可以被配置在包括多個核心的多核環(huán)境中。

多媒體系統(tǒng)1020可以被用于在SoC系統(tǒng)1000中執(zhí)行各種多媒體功能。多媒體系統(tǒng)1020可以包括3D引擎模塊、視頻編解碼器、顯示系統(tǒng)、相機系統(tǒng)、后處理器等等。

總線1030可以被用于在CPU 1010、多媒體系統(tǒng)1020、存儲器系統(tǒng)1040和/或外圍電路1050之間執(zhí)行數(shù)據(jù)通信。在一些示例實施例中，總線1030可以具有多層結(jié)構(gòu)。更詳細地，總線1030的示例可以包括多層高級高性能總線(AHB)或多層高級可擴展接口(AXI)，但是示例實施例的方面不限于此。

存儲器系統(tǒng)1040可以通過將AP 1001連接至外部存儲器(例如，DRAM 1060)而提供用于高速操作的環(huán)境。在一些示例實施例中，存儲器系統(tǒng)1040可以包括用于控制外部存儲器(例如，DRAM 1060)的單獨的控制器(例如，DRAM控制器)。

外圍電路1050可以提供用于更平滑地將SoC系統(tǒng)1000連接至外部設(shè)備(例如，主板)的環(huán)境。因此，外圍電路1050可以包括使得外部設(shè)備能夠在連接到SoC系統(tǒng)1000時與SoC系統(tǒng)1000兼容的各種各樣接口。

DRAM 1060可以起對AP 1001進行操作所需要的工作存儲器的作用。如所示地，在一些示例實施例中，DRAM 1060可以在AP 1001外部。更詳細地，例如，可以以層疊式封裝(package on package，PoP)的形式，將DRAM 1060與AP 1001一起封裝。

SoC系統(tǒng)1000的至少一個組件可以采用根據(jù)示例實施例的一個或多個半導(dǎo)體電路。

另外，SoC系統(tǒng)1000可以被應(yīng)用于個人數(shù)字助理(PDA)、便攜式計算機、web平板設(shè)備、無線電話、移動式電話、數(shù)字音樂播放器、存儲卡或者可以在無線環(huán)境中發(fā)送和/或接收信息的任何電子產(chǎn)品。

圖15是包括根據(jù)示例實施例一個或多個半導(dǎo)體電路的電子系統(tǒng)的框圖。

參考圖15，根據(jù)示例實施例的電子系統(tǒng)1100可以包括控制器1110、輸入輸出設(shè)備(I/O)1120、存儲器設(shè)備1130、接口1140和總線1150?？刂破?110、I/O 1120、存儲器設(shè)備1130和/或接口1140可以通過總線1150連接到彼此?？偩€1150與數(shù)據(jù)通過其移動的路徑相對應(yīng)。

控制器1110可以包括以下中的至少一個：微處理器、數(shù)字信號處理器、微控制器以及能夠具有與這些元件的功能類似的功能的邏輯元件。

I/O 1120可以包括鍵區(qū)、鍵盤、顯示設(shè)備等等。

存儲器設(shè)備1130可以存儲數(shù)據(jù)和/或命令。

接口1140可以執(zhí)行將數(shù)據(jù)發(fā)送到通信網(wǎng)絡(luò)或從通信網(wǎng)絡(luò)接收數(shù)據(jù)的功能。接口1140可以是有線的或無線的。例如，接口1140可以包括天線和/或有線/無線收發(fā)機等等。

盡管未示出，電子系統(tǒng)1100可以進一步包括高速DRAM和/或SRAM來作為改進控制器1110的操作的工作存儲器。

電子系統(tǒng)1100可以被應(yīng)用于個人數(shù)字助理(PDA)、便攜式計算機、web平板設(shè)備、無線電話、移動式電話、數(shù)字音樂播放器、存儲卡或者可以在無線環(huán)境中發(fā)送和/或接收信息的任何電子產(chǎn)品。

電子系統(tǒng)1100的至少一個組件可以采用根據(jù)示例實施例的一個或多個半導(dǎo)體電路。

盡管已經(jīng)參考發(fā)明構(gòu)思的示例實施例具體地示出和描述了發(fā)明構(gòu)思，但本領(lǐng)域普通技術(shù)人員將理解的是，在不背離如所附權(quán)利要求所限定的發(fā)明構(gòu)思的精神和范圍的情況下，可以在形式上和細節(jié)上進行各種改變。因此期望的是，在所有方面中示例實施例被考慮為說明性的和非限制性的，對所附權(quán)利要求而不是以上描述進行參考來指示發(fā)明構(gòu)思的范圍。