本發(fā)明主要涉及數(shù)?;旌想娐吩O(shè)計(jì)領(lǐng)域,尤其指一種帶失調(diào)電壓測試和校正的軌到軌參考電壓比較器結(jié)構(gòu),該結(jié)構(gòu)使得內(nèi)置失調(diào)電壓測試和校正的工作范圍寬、比較精度高的高性能比較器設(shè)計(jì)成為現(xiàn)實(shí)。
背景技術(shù):
作為數(shù)?;旌霞呻娐分械某R娔K之一,比較器被廣泛應(yīng)用于數(shù)模接口芯片設(shè)計(jì)領(lǐng)域,其設(shè)計(jì)好壞直接影響系統(tǒng)的性能。但是比較器的性能主要受其失調(diào)電壓和工作速度的嚴(yán)重制約。隨著CMOS工藝特征尺寸的逐步縮小,工作速度的制約問題基本能夠解決,但芯片制造過程中各種工藝參數(shù)、非理想因素引起的寄生效應(yīng)導(dǎo)致比較器失調(diào)問題卻日益嚴(yán)重,例如CMOS器件的閾值電壓失配,三極管的面積因子以及金屬走線的寄生電容、電阻等非理想因素。因此,如何降低先進(jìn)工藝下比較器失調(diào)電壓的影響成為比較器設(shè)計(jì)者亟待解決的問題之一。
傳統(tǒng)的比較器電路失調(diào)消除技術(shù)主要包括輸出失調(diào)存儲和輸入失調(diào)存儲兩種,其電路結(jié)構(gòu)如圖1和圖2所示,其中圖1所示的輸出失調(diào)存儲技術(shù)主要通過將輸入和輸出都短接,使得零的差動輸入對會在VX和VY之間產(chǎn)生等于零的輸出差值,從而保證S1和S2斷開后,由比較器、C1和C2構(gòu)成的電路表現(xiàn)零失調(diào)電壓,而且只對比較器的輸入電壓產(chǎn)生響應(yīng)。圖2所示的輸入失調(diào)存儲技術(shù)通過將比較器處于單位增益負(fù)反饋環(huán)路中,使得失調(diào)電壓和反饋回路引入的VX和VY之間的電壓進(jìn)行抵消,實(shí)現(xiàn)零輸入失調(diào)電壓,保證比較器只對輸入電壓產(chǎn)生響應(yīng)。上述兩種技術(shù)缺點(diǎn)在于在信號通路上引入電容,電容的下極板寄生參數(shù)可能會限制穩(wěn)定速度,同時(shí)增加設(shè)計(jì)面積需求。
另外,上述失調(diào)校正技術(shù)需要一個(gè)額外的失調(diào)消除周期,在該周期的時(shí)間內(nèi),實(shí)際的輸入是無效,同時(shí)每次比較器正常工作時(shí)均需要進(jìn)行校正。
為了解決上述技術(shù)問題,本發(fā)明提出了一種帶失調(diào)電壓測試和校正的軌到軌比較器。該比較器包括輸入控制邏輯、失調(diào)控制邏輯、混合折疊式共源共柵結(jié)構(gòu)等模塊,其中在測試模式下,配置輸入控制邏輯使得比較器參考電壓輸入端與輸出端短接,實(shí)現(xiàn)對輸入電壓跟隨功能,通過配置失調(diào)控制邏輯和混合折疊式共源共柵結(jié)構(gòu),獲得不同差分輸入對結(jié)構(gòu)對應(yīng)的失調(diào)電壓校正精度和校正范圍;在正常工作模式下,配置輸入控制邏輯關(guān)閉測試通路,開啟VREF到比較器參考電壓輸入端的工作通路,同時(shí)通過配置失調(diào)控制邏輯對比較器失調(diào)電壓進(jìn)行校正,實(shí)現(xiàn)比較器在零輸入失調(diào)條件下正常工作。
所述比較器只需要對全參考電壓范圍進(jìn)行一次測試和校正,即可保證后續(xù)所有的比較工作均能夠在零輸入失調(diào)電壓條件下工作;同時(shí)采用混合折疊式共源共柵結(jié)構(gòu),使得該比較器可以在全參考電壓范圍內(nèi)的進(jìn)行工作。
技術(shù)實(shí)現(xiàn)要素:
本發(fā)明要主要解決的問題在于:針對現(xiàn)有技術(shù)存在的問題,本發(fā)明提供一種帶失調(diào)電壓測試和校正的軌到軌參考電壓比較器,該比較器內(nèi)置失調(diào)電壓測試技術(shù),能夠?qū)^大范圍的失調(diào)電壓進(jìn)行測試,滿足比較器失調(diào)電壓簡易、快速測試需求;同時(shí)該結(jié)構(gòu)采用了失調(diào)電壓校正技術(shù),實(shí)現(xiàn)比較器輸入失調(diào)電壓的高精度、寬范圍的校正,保證了比較器零輸入失調(diào)的工作需求;同時(shí)該結(jié)構(gòu)采用了混合折疊式共源共柵結(jié)構(gòu),增大比較器的增益,保證了全參考電壓范圍比較器均能夠?qū)ξ⑷醯妮斎腚妷哼M(jìn)行正常響應(yīng);采用輸入Buffer隔離技術(shù),降低了參考電壓輸入端電荷饋通對其產(chǎn)生模塊的影響。
為解決上述技術(shù)問題,本發(fā)明提出的解決方案為:一種帶失調(diào)電壓測試和校正的軌到軌參考電壓比較器,其特征在于:包括輸入控制邏輯、失調(diào)控制邏輯和混合折疊式共源共柵結(jié)構(gòu);
上述的比較器,其特征在于:包括失調(diào)電壓測試和正常工作兩種模式;
在測試模式下,輸入控制邏輯使得比較器參考電壓輸入端與輸出端短接,實(shí)現(xiàn)對輸入電壓跟隨功能,通過配置失調(diào)控制邏輯和混合折疊式共源共柵結(jié)構(gòu),獲得不同差分輸入對結(jié)構(gòu)對應(yīng)的失調(diào)電壓校正精度和校正范圍;
在正常工作模式下,輸入控制邏輯關(guān)閉測試通路,開啟VREF到比較器參考電壓輸入端的工作通路,同時(shí)通過配置失調(diào)控制邏輯對比較器失調(diào)電壓進(jìn)行校正,實(shí)現(xiàn)比較器在零輸入失調(diào)條件下正常工作;
上述的輸入控制邏輯,其特征在于:包括VREF的輸入Buffer、測試模式和正常工作模式的選通邏輯;其中輸入Buffer實(shí)現(xiàn)對輸入?yún)⒖茧妷篤REF的隔離,降低比較器正常工作時(shí)參考電壓輸入端的寄生效應(yīng)對參考電壓產(chǎn)生模塊的零極點(diǎn)分布特性的影響,保證參考電壓的穩(wěn)定性;選通邏輯實(shí)現(xiàn)對比較器差分輸入對管、測試模式和正常工作模式的控制;
上述的選通邏輯,其特征在于:當(dāng)測試模式使能時(shí),TEST_EN信號為高電平,使得VREF的輸入通路斷開,配置差分輸入對管的選擇信號SEL_N和SEL_P實(shí)現(xiàn)不同差分輸入對管的比較器的參考電壓輸入端與其輸出端短接,實(shí)現(xiàn)輸入電壓跟隨功能;當(dāng)正常工作模式使能時(shí),TEST_EN信號為低電平,使得VOUT與參考電壓輸入端的連接斷開,配置差分輸入對管選擇信號SEL_N和SEL_P實(shí)現(xiàn)比較器的參考電壓輸入端選擇VREF信號,通過比較輸入信號和參考信號的電壓值產(chǎn)生相應(yīng)的輸出,實(shí)現(xiàn)比較器的正常工作;
上述的失調(diào)控制邏輯,其特征在于:包括選通開關(guān)和Nbit數(shù)控電阻;其中當(dāng)選擇PMOS差分輸入對管的折疊式共源共柵結(jié)構(gòu)時(shí),S6開關(guān)閉合,通過控制S3/S3_N、S4/S4_N以及Nbit數(shù)控電阻實(shí)現(xiàn)對比較器正負(fù)失調(diào)電壓的校正精度和范圍的測試(測試模式)、校正(正常工作模式);當(dāng)選擇NMOS差分輸入對管的折疊式共源共柵結(jié)構(gòu)時(shí),S5開關(guān)閉合,通過控制S1/S1_N、S2/S2_N以及Nbit數(shù)控電阻實(shí)現(xiàn)對比較器正負(fù)失調(diào)電壓的校正精度和范圍的測試(測試模式)、校正(正常工作模式);
上述的混合折疊式共源共柵結(jié)構(gòu),其特征在于:根據(jù)比較器參考電壓的工作范圍選擇合適的差分輸入對,實(shí)現(xiàn)比較器全參考電壓范圍工作。
與現(xiàn)有技術(shù)相比,本發(fā)明的優(yōu)點(diǎn)在于:
1、具有失調(diào)電壓測試簡易的特性。與傳統(tǒng)的比較器相比,本發(fā)明內(nèi)置測試技術(shù),通過配置輸入控制邏輯,實(shí)現(xiàn)比較器輸出和參考電壓輸入端短接,通過改變失調(diào)控制邏輯,即可獲得不同差分輸入對結(jié)構(gòu)的失調(diào)電壓校正精度和校正范圍,大大簡化了失調(diào)電壓的測試難度;
2、具有失調(diào)電壓校正精度高、范圍寬的特性。與傳統(tǒng)的比較器相比,本發(fā)明采用了失調(diào)電壓校正技術(shù),通過選通開關(guān)和Nbit數(shù)控電阻,可實(shí)現(xiàn)高精度和寬范圍正負(fù)失調(diào)電壓的校正,大大提高了失調(diào)電壓的校正能力;
3、具有軌到軌參考電壓工作范圍的特性。與傳統(tǒng)的比較器相比,本發(fā)明采用了混合折疊式共源共柵結(jié)構(gòu),使得比較器在全參考電壓范圍內(nèi)進(jìn)行正常工作成為了現(xiàn)實(shí);
4、具有隔離度好的特性。與傳統(tǒng)的比較器結(jié)構(gòu)相比,本發(fā)明采用輸入Buffer對VREF進(jìn)行輸入,避免了正常工作時(shí)參考電壓輸入管的寄生電容引起的電荷饋通對參考電壓產(chǎn)生模塊的影響,大大改善了參考電壓的穩(wěn)定性。
附圖說明
圖1是傳統(tǒng)的輸出失調(diào)存儲比較器的結(jié)構(gòu)示意圖;
圖2是傳統(tǒng)的輸入失調(diào)存儲比較器的結(jié)構(gòu)示意圖;
圖3是本發(fā)明比較器的結(jié)構(gòu)示意圖;
圖4是本發(fā)明比較器采用PMOS差分輸入對管的負(fù)失調(diào)電壓測試的結(jié)構(gòu)示意圖;
圖5是本發(fā)明比較器采用PMOS差分輸入對管的正失調(diào)電壓測試的結(jié)構(gòu)示意圖;
圖6是本發(fā)明比較器采用NMOS差分輸入對管的正失調(diào)電壓測試的結(jié)構(gòu)示意圖;
圖7是本發(fā)明比較器采用NMOS差分輸入對管的負(fù)失調(diào)電壓測試的結(jié)構(gòu)示意圖;
圖8是本發(fā)明比較器的Nbit數(shù)控電路的結(jié)構(gòu)示意圖;
圖9是本發(fā)明比較器采用PMOS差分輸入對管的負(fù)失調(diào)電壓校正的工作結(jié)構(gòu)示意圖;
圖10是本發(fā)明比較器采用PMOS差分輸入對管的正失調(diào)電壓校正的工作結(jié)構(gòu)示意圖;
圖11是本發(fā)明比較器采用NMOS差分輸入對管的負(fù)失調(diào)電壓校正的工作結(jié)構(gòu)示意圖;
圖12是本發(fā)明比較器采用NMOS差分輸入對管的正失調(diào)電壓校正的工作結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下將結(jié)合附圖和具體實(shí)施例對本發(fā)明做進(jìn)一步詳細(xì)說明。
請參閱圖3所示,本發(fā)明的一種帶失調(diào)電壓測試和校正的軌到軌參考電壓比較器,主要包括輸入控制邏輯、失調(diào)控制邏輯和混合折疊式共源共柵結(jié)構(gòu)三個(gè)部分。
結(jié)合圖3所示,該比較器主要有兩種工作模式,分別為失調(diào)電壓測試模式和正常工作模式;當(dāng)比較器處于測試模式,其可以完成對不同差分輸入對管實(shí)現(xiàn)的比較器的失調(diào)電壓進(jìn)行測試,具體實(shí)施方式如下:
當(dāng)TEST_EN和SEL_P同時(shí)為高電平,SEL_N為低電平時(shí),同時(shí)偏置電壓VB3和VB4有效,VB1和VB2無效,比較器選擇PMOS差分對管作為輸入的折疊式共源共柵結(jié)構(gòu)實(shí)現(xiàn),此時(shí)比較器的參考電壓輸入端與輸出端短接,實(shí)現(xiàn)對輸入電壓跟隨功能。
1)若開關(guān)S3_N和S4閉合,其實(shí)現(xiàn)對比較器的負(fù)失調(diào)電壓進(jìn)行測試,其等效結(jié)構(gòu)如圖4所示,通過配置Nbit數(shù)控電阻,可以觀察到VOUT和VIN的之間存在差值,該差值的最小值和最大值分別為負(fù)失調(diào)電壓的校正精度和校正范圍;
2)若開關(guān)S3和S4_N閉合,其實(shí)現(xiàn)對比較器的正失調(diào)電壓進(jìn)行測試,其等效結(jié)構(gòu)如圖5所示,通過配置Nbit數(shù)控電阻,可以觀察到VOUT和VIN的之間存在差值,該差值的最小值和最大值分別為正失調(diào)電壓的校正精度和校正范圍。
當(dāng)TEST_EN和SEL_N同時(shí)為高電平,SEL_P為低電平時(shí),同時(shí)偏置電壓VB1和VB2有效,VB3和VB4無效,比較器選擇NMOS差分對管作為輸入的折疊式共源共柵結(jié)構(gòu)實(shí)現(xiàn),此時(shí)比較器的參考電壓輸入端與輸出端短接,實(shí)現(xiàn)對輸入電壓跟隨功能。
1)若開關(guān)S1_N和S2閉合,其實(shí)現(xiàn)對比較器的負(fù)失調(diào)電壓進(jìn)行測試,其等效結(jié)構(gòu)如圖6所示,通過配置Nbit數(shù)控電阻,可以觀察到VOUT和VIN的之間存在差值,該差值的最小值和最大值分別為負(fù)失調(diào)電壓的校正精度和校正范圍;
2)若開關(guān)S1和S2_N閉合,其實(shí)現(xiàn)對比較器的正失調(diào)電壓進(jìn)行測試,其等效結(jié)構(gòu)如圖7所示,通過配置Nbit數(shù)控電阻,可以觀察到VOUT和VIN的之間存在差值,該差值的最小值和最大值分別為正失調(diào)電壓的校正精度和校正范圍。
上述的失調(diào)電壓校正精度和校正范圍通過數(shù)控電阻進(jìn)行控制,其具體電路如圖8所示,當(dāng)控制碼N1對應(yīng)的開關(guān)閉合時(shí),此時(shí)VOUT與VIN的差值對應(yīng)失調(diào)電壓校正精度;當(dāng)控制碼Nn對應(yīng)的開關(guān)閉合時(shí),此時(shí)VOUT與VIN的差值對應(yīng)失調(diào)電壓最大校正能力。
通過配置TEST_EN為低電平,使得比較器進(jìn)行正常工作模式,此時(shí)為了保證比較器的性能,需對比較器全參考電壓范圍進(jìn)行失調(diào)電壓校正,具體實(shí)施方式如下:
當(dāng)SEL_N為低電平,SEL_P為高電平時(shí),同時(shí)偏置電壓VB3和VB4有效,VB1和VB2無效,比較器選擇PMOS差分對管作為輸入的折疊式共源共柵結(jié)構(gòu)實(shí)現(xiàn),此時(shí)比較器選擇VREF作為參考電壓輸入。
1)若輸入電壓高于參考電壓VREF和比較精度V0之和,輸出保持為低,則需進(jìn)行負(fù)失調(diào)電壓校正,此時(shí)開關(guān)S3_N和S4閉合,其等效結(jié)構(gòu)如圖9所示,根據(jù)之前相應(yīng)結(jié)構(gòu)的測試的負(fù)失調(diào)電壓校正精度和校正范圍,通過配置Nbit數(shù)控電阻進(jìn)行失調(diào)電壓校正,使得比較器在輸入電壓略高于參考電壓VREF和比較精度V0之和時(shí)能夠輸出高電平;
2)若輸入電壓低于參考電壓VREF和比較精度V0之差,輸出保持為高,則需進(jìn)行正失調(diào)電壓校正,此時(shí)開關(guān)S3和S4_N閉合,其等效結(jié)構(gòu)如圖10所示,根據(jù)之前相應(yīng)結(jié)構(gòu)的測試的正失調(diào)電壓校正精度和校正范圍,通過配置Nbit數(shù)控電阻進(jìn)行失調(diào)電壓校正,使得比較器在輸入電壓略低于參考電壓VREF和比較精度V0之差時(shí)能夠輸出低電平。
當(dāng)SEL_N為高電平,SEL_P為低電平時(shí),同時(shí)偏置電壓VB1和VB2有效,VB3和VB4無效,比較器選擇NMOS差分對管作為輸入的折疊式共源共柵結(jié)構(gòu)實(shí)現(xiàn),此時(shí)比較器選擇VREF作為參考電壓輸入。
1)若輸入電壓高于參考電壓VREF和比較精度V0之和,輸出保持為低,則需進(jìn)行負(fù)失調(diào)電壓校正,此時(shí)開關(guān)S1_N和S2閉合,其等效結(jié)構(gòu)如圖11所示,根據(jù)之前相應(yīng)結(jié)構(gòu)的測試的負(fù)失調(diào)電壓校正精度和校正范圍,通過配置Nbit數(shù)控電阻進(jìn)行失調(diào)電壓校正,使得比較器在輸入電壓略高于參考電壓VREF和比較精度V0之和時(shí)能夠輸出高電平;
2)若輸入電壓低于參考電壓VREF和比較精度V0之差,輸出保持為高,則需進(jìn)行正失調(diào)電壓校正,此時(shí)開關(guān)S1和S1_N閉合,其等效結(jié)構(gòu)如圖12所示,根據(jù)之前相應(yīng)結(jié)構(gòu)的測試的正失調(diào)電壓校正精度和校正范圍,通過配置Nbit數(shù)控電阻進(jìn)行失調(diào)電壓校正,使得比較器在輸入電壓略低于參考電壓VREF和比較精度V0之差時(shí)能夠輸出低電平。
完成上述校正工作后,比較器即可在全參考電壓范圍內(nèi)進(jìn)行正常工作。
以上各模塊的示意圖和實(shí)現(xiàn)是指具有該功能的所有實(shí)現(xiàn)方案。以上各圖所示的電路僅為示例,將器件簡單地替換所引起的電路變化亦屬于本發(fā)明的保護(hù)范圍,本發(fā)明的保護(hù)范圍應(yīng)以權(quán)利要求書為準(zhǔn)。