本發(fā)明主要涉及數(shù)?；旌想娐吩O計領域，尤其指一種遲滯寬度可編程的遲滯比較器結構，該結構使得內置遲滯能力測試和遲滯寬度編程的寬輸入范圍的高靈活性遲滯比較器設計成為現(xiàn)實。

背景技術：

作為數(shù)?；旌霞呻娐分械某Ｒ娔K之一，比較器被廣泛應用于數(shù)模接口芯片設計領域，處理各種電壓或者電流信號的比較工作，其設計好壞直接影響系統(tǒng)的性能。因此，為了增強比較器的抗干擾能力，經(jīng)常將比較器設計為遲滯比較器。遲滯比較器主要采用改變比較器的輸出正負跳變的閾值電壓技術，消除噪聲干擾引起的輸出錯誤跳變，實現(xiàn)對帶有噪聲的輸入信號進行正確響應。這種改變輸出正負跳變閾值的技術稱為遲滯技術，一般要求遲滯電壓必須大于或等于最大噪聲幅度。

傳統(tǒng)的遲滯比較器電路主要采用采用外部正反饋中心電壓水平移動的同相雙穩(wěn)態(tài)電路實現(xiàn)，其電路結構如圖1所示，其中圖1所示的遲滯比較器采用在負輸入端提供參考電壓V_REF來實現(xiàn)傳輸特性中心點位置的改變，具體如下：

對應的正跳變閾值電壓可以表示為：

對應的負跳變閾值電壓可以表示為：

其中V_OH和V_OL分別表示比較器輸出電壓的最大值和最小值。但上述表達式成立的條件是Vin和Vref相等，當應用在低頻或者直流環(huán)境中是沒有問題，但當Vin為高頻信號時，遲滯比較器要求運放的增益很高，具有很高的增益帶寬積，而這在很多情況下很難實現(xiàn)，因此該類遲滯比較器使用范圍具有很大的限制；

另外，由于上述遲滯比較器的正負跳變閾值和電阻R1、R2、輸出電壓的最大最小值以及參考電壓相關，同時R1和R2的取值大小將影響遲滯比較器的增益值，故其遲滯能力有限，而且該類型的遲滯比較器的遲滯能力不能直接測試，增加了使用時輸出結果的未知性，同時該比較器還表現(xiàn)出使用范圍較窄的缺點。

為了解決上述技術問題，本發(fā)明提出了一種帶遲滯寬度可編程的遲滯比較器。該比較器包括輸入控制邏輯、遲滯閾值控制邏輯、正負跳變閾值選擇邏輯和混合折疊式共源共柵結構，其中在測試模式下，輸入控制邏輯使得遲滯比較器參考電壓輸入端與輸出端短接，實現(xiàn)對輸入電壓跟隨功能，通過配置遲滯閾值控制邏輯、正負跳變閾值選擇邏輯和混合折疊式共源共柵結構，獲得不同差分輸入對結構對應的正負跳變的遲滯閾值精度和范圍；

在正常工作模式下，輸入控制邏輯關閉測試通路，開啟V_REF到比較器參考電壓輸入端的工作通路，根據(jù)參考電壓選擇相應的差分輸入對的折疊式共源共柵結構，通過配置遲滯閾值實現(xiàn)相應的遲滯能力，保證遲滯比較器在對應的參考電壓條件下正常工作；

所述遲滯比較器只需要對全參考電壓范圍進行一次遲滯能力測試，同時根據(jù)實際遲滯能力需求設置遲滯閾值，即可保證后續(xù)所有的比較工作均能夠在合適遲滯能力的條件下工作；同時采用混合折疊式共源共柵結構，使得該遲滯比較器可以在全參考電壓范圍內的進行工作。

技術實現(xiàn)要素：

本發(fā)明要主要解決的問題在于：針對現(xiàn)有技術存在的問題，本發(fā)明提供一種帶遲滯寬度可編程的遲滯比較器，該比較器內置遲滯閾值電壓測試技術，能夠對較大范圍的遲滯閾值電壓進行測試，實現(xiàn)遲滯比較器遲滯閾值電壓簡易、快速測試需求；同時該結構采用了遲滯閾值可編程技術，針對不同的應用平臺實現(xiàn)良好的噪聲抑制效果；最后該結構采用了混合折疊式共源共柵結構，增大遲滯比較器的增益，保證全參考電壓范圍實現(xiàn)遲滯比較功能；采用輸入Buffer隔離技術，降低了參考電壓輸入端電荷饋通對其產(chǎn)生模塊的影響。

為解決上述技術問題，本發(fā)明提出的解決方案為：一種帶遲滯寬度可編程的遲滯比較器，其特征在于：包括輸入控制邏輯、遲滯閾值控制邏輯、正負跳變閾值選擇邏輯和混合折疊式共源共柵結構；

上述的遲滯比較器，其特征在于：包括遲滯能力測試和正常工作兩種模式；

在測試模式下，輸入控制邏輯使得遲滯比較器參考電壓輸入端與輸出端短接，實現(xiàn)對輸入電壓跟隨功能，通過配置遲滯閾值控制邏輯、正負跳變閾值選擇邏輯和混合折疊式共源共柵結構，獲得不同差分輸入對結構對應的正負跳變的遲滯閾值精度和范圍；

在正常工作模式下，輸入控制邏輯關閉測試通路，開啟V_REF到比較器參考電壓輸入端的工作通路，根據(jù)參考電壓選擇相應的差分輸入對的折疊式共源共柵結構，通過配置遲滯閾值實現(xiàn)相應的遲滯能力，保證遲滯比較器在對應的參考電壓條件下正常工作；

上述的輸入控制邏輯，其特征在于：包括V_REF的輸入Buffer、測試模式和正常工作模式的選通邏輯；其中輸入Buffer實現(xiàn)正常工作時對輸入?yún)⒖茧妷篤_REF的隔離，降低比較器正常工作時參考電壓輸入端的寄生效應對參考電壓產(chǎn)生模塊的零極點分布特性的影響，保證參考電壓的穩(wěn)定性；選通邏輯實現(xiàn)對比較器差分輸入對管、測試模式和正常工作模式的控制；

上述的選通邏輯，其特征在于：當測試模式使能時，TEST_EN信號為高電平，使得V_REF的輸入通路斷開，配置差分輸入對管的選擇信號SEL_N和SEL_P實現(xiàn)不同差分輸入對管的遲滯比較器的參考電壓輸入端與其輸出端短接，實現(xiàn)輸入電壓跟隨功能；當正常工作模式使能時，TEST_EN信號為低電平，使得VOUT與參考電壓輸入端的連接斷開，配置差分輸入對管選擇信號SEL_N和SEL_P實現(xiàn)遲滯比較器的參考電壓輸入端選擇V_REF信號，通過比較輸入信號與參考信號的電壓值之差與閾值電壓的關系產(chǎn)生相應的輸出，實現(xiàn)遲滯比較器的正常工作；

上述的遲滯閾值控制邏輯，其特征在于：包括選通開關和Nbit數(shù)控電阻；其中當選擇PMOS差分輸入對管的折疊式共源共柵結構時，S6開關閉合，通過控制S3/S3_N、S4/S4_N以及Nbit數(shù)控電阻實現(xiàn)對遲滯比較器輸出正負跳變的遲滯閾值精度和范圍的測試（測試模式）、配置（正常工作模式）；當選擇NMOS差分輸入對管的折疊式共源共柵結構時，S5開關閉合，通過控制S1/S1_N、S2/S2_N以及Nbit數(shù)控電阻實現(xiàn)對遲滯比較器輸出正負跳變的遲滯閾值精度和范圍的測試（測試模式）、配置（正常工作模式）；

上述的正負跳變閾值選擇邏輯，其特征在于：包括測試模式和正常工作模式；

在測試模式下，TEST_EN為高電平，選擇模塊（MUX）選擇HYST_ORIENT信號，通過配置HYST_ORIENT信號為高電平，實現(xiàn)遲滯比較器正跳變的遲滯能力測試；當配置HYST_ORIENT信號為低電平，實現(xiàn)遲滯比較器負跳變的遲滯能力的測試；

在正常工作模式下，選擇模塊（MUX）選擇VOUT信號，此時遲滯比較的正負跳變閾值跟隨VOUT發(fā)生變化；當VOUT為高電平時，下一次跳變?yōu)樨撎?，選擇負跳變遲滯閾值；當VOUT為低電平時，下一次跳變?yōu)檎?，選擇正跳變遲滯閾值；

上述的混合折疊式共源共柵結構，其特征在于：根據(jù)遲滯比較器參考電壓的工作范圍選擇合適的差分輸入對，實現(xiàn)遲滯比較器全參考電壓范圍工作；

與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于：

1、具有遲滯閾值電壓測試簡易的特性。與傳統(tǒng)的比較器相比，本發(fā)明內置測試技術，通過配置輸入控制邏輯，實現(xiàn)遲滯比較器輸出和參考電壓輸入端短接，通過改變遲滯方向和遲滯能力，即可獲得不同差分輸入對結構的正負遲滯閾值電壓精度和范圍，大大簡化了遲滯閾值電壓的測試難度。

2、具有遲滯寬度電壓可編程的特性。與傳統(tǒng)的比較器相比，本發(fā)明采用了遲滯閾值電壓編程技術，通過選通開關和Nbit數(shù)控電阻，可實現(xiàn)不同遲滯寬度的遲滯比較器。

3、具有軌到軌參考電壓工作范圍的特性。與傳統(tǒng)的比較器相比，本發(fā)明采用了混合折疊式共源共柵結構，使得遲滯比較器在全參考電壓范圍內進行工作成為現(xiàn)實。

4、具有隔離度好的特性。與傳統(tǒng)的遲滯比較器結構相比，本發(fā)明采用輸入Buffer對V_REF進行輸入，避免了正常工作時參考電壓輸入管的寄生電容引起的電荷饋通對參考電壓產(chǎn)生模塊的影響，大大改善了參考電壓的穩(wěn)定性。

附圖說明

圖1是傳統(tǒng)的外部正反饋遲滯比較器的結構示意圖；

圖2是本發(fā)明遲滯比較器的結構示意圖；

圖3是本發(fā)明遲滯比較器采用PMOS差分輸入時負跳變遲滯電壓測試的結構示意圖；

圖4是本發(fā)明遲滯比較器采用PMOS差分輸入時正跳變遲滯電壓測試的結構示意圖；

圖5是本發(fā)明遲滯比較器采用NMOS差分輸入時正跳變遲滯電壓測試的結構示意圖；

圖6是本發(fā)明遲滯比較器采用NMOS差分輸入時負跳變遲滯電壓測試的結構示意圖；

圖7是本發(fā)明遲滯比較器的N bit數(shù)控電路的結構示意圖；

圖8是本發(fā)明遲滯比較器采用PMOS差分輸入時負跳變工作結構示意圖；

圖9是本發(fā)明遲滯比較器采用PMOS差分輸入時正跳變工作結構示意圖；

圖10是本發(fā)明遲滯比較器采用NMOS差分輸入時負跳變工作結構示意圖；

圖11是本發(fā)明遲滯比較器采用NMOS差分輸入時正跳變工作結構示意圖。

具體實施方式

以下將結合附圖和具體實施例對本發(fā)明做進一步詳細說明。

請參閱圖2所示，本發(fā)明的一種帶遲滯寬度可編程的遲滯電壓比較器，主要包括輸入控制邏輯、遲滯閾值控制邏輯、正負跳變閾值選擇邏輯和混合折疊式共源共柵結構三個部分。

結合圖2所示，該比較器主要有兩種工作模式，分別為遲滯能力測試模式和正常工作模式；當遲滯比較器處于測試模式，其可以完成對不同差分輸入對管實現(xiàn)的遲滯比較器的正負遲滯閾值電壓進行測試，具體實施方式如下：

當TEST_EN和SEL_P同時為高電平，SEL_N為低電平時，同時偏置電壓V_B3和V_B4有效，V_B1和V_B2無效，遲滯比較器選擇PMOS差分對管作為輸入的折疊式共源共柵結構實現(xiàn)，此時遲滯比較器的參考電壓輸入端與輸出端短接，實現(xiàn)對輸入電壓跟隨功能。

1）若HYST_ORIENT為高電平，則開關S3_N和S4閉合，其實現(xiàn)對遲滯比較器的負跳變遲滯閾值電壓進行測試，其等效結構如圖3所示，通過配置Nbit數(shù)控電阻，可以觀察到VOUT和V_IN的之間存在差值，該差值的最小值和最大值分別為負跳變的遲滯閾值精度和范圍；

2）若HYST_ORIENT為低電平，則開關S3和S4_N閉合，其實現(xiàn)對遲滯比較器的正跳變遲滯閾值電壓進行測試，其等效結構如圖4所示，通過配置Nbit數(shù)控電阻，可以觀察到VOUT和V_IN的之間存在差值，該差值的最小值和最大值分別為正跳變的遲滯閾值精度和范圍。

當TEST_EN和SEL_N同時為高電平，SEL_P為低電平時，同時偏置電壓V_B1和V_B2有效，V_B3和V_B4無效，比較器選擇NMOS差分對管作為輸入的折疊式共源共柵結構實現(xiàn)，此時比較器的參考電壓輸入端與輸出端短接，實現(xiàn)對輸入電壓跟隨功能。

1）若HYST_ORIENT為高電平，則開關S1_N和S2閉合，其實現(xiàn)對遲滯比較器的正跳變遲滯閾值電壓進行測試，其等效結構如圖5所示，通過配置Nbit數(shù)控電阻，可以觀察到VOUT和V_IN的之間存在差值，該差值的最小值和最大值分別為正跳變的遲滯閾值精度和范圍；

2）若HYST_ORIENT為低電平，則開關S1和S2_N閉合，其實現(xiàn)對遲滯比較器的負跳變遲滯閾值電壓進行測試，其等效結構如圖6所示，通過配置Nbit數(shù)控電阻，可以觀察到VOUT和V_IN的之間存在差值，該差值的最小值和最大值分別為負跳變的遲滯閾值精度和范圍。

上述的遲滯電壓精度和范圍通過數(shù)控電阻進行控制，其具體電路如圖7所示，當控制碼N₁對應的開關閉合時，此時VOUT與V_IN的差值對應正負跳變的最小遲滯能力；當控制碼N_n對應的開關閉合時，此時VOUT與V_IN的差值對應正負跳變的最大遲滯能力。

通過配置TEST_EN為低電平，使得遲滯比較器進行正常工作模式，此時根據(jù)輸入信號的抖動特性，進行遲滯閾值調節(jié)，保證輸出結果正確，具體實施方式如下：

當SEL_N為低電平，SEL_P為高電平時，同時偏置電壓V_B3和V_B4有效，V_B1和V_B2無效，遲滯比較器選擇PMOS差分對管作為輸入的折疊式共源共柵結構實現(xiàn)，此時遲滯比較器選擇V_REF作為參考電壓輸入，遲滯閾值可以根據(jù)實際需求進行編程配置，圖8 和圖9分別描述了正負跳變對應的遲滯閾值配置示意圖。

當SEL_N為高電平，SEL_P為低電平時，同時偏置電壓V_B1和V_B2有效，V_B3和V_B4無效，遲滯比較器選擇NMOS差分對管作為輸入的折疊式共源共柵結構實現(xiàn)，此時遲滯比較器選擇V_REF作為參考電壓輸入，遲滯閾值可以根據(jù)實際需求進行編程配置，圖10和圖11分別描述了正負跳變對應的遲滯閾值配置示意圖。

上述的遲滯閾值編程操作，可以在全參考電壓范圍內進行，保證遲滯比較器的軌到軌范圍內正常工作。

以上各模塊的示意圖和實現(xiàn)是指具有該功能的所有實現(xiàn)方案。以上各圖所示的電路僅為示例，將器件簡單地替換所引起的電路變化亦屬于本發(fā)明的保護范圍，本發(fā)明的保護范圍應以權力要求書為準。