本發(fā)明涉及一種高性能低開銷的雙節(jié)點(diǎn)翻轉(zhuǎn)在線自恢復(fù)鎖存器，屬于集成電路抗雙節(jié)點(diǎn)翻轉(zhuǎn)加固容錯設(shè)計(jì)領(lǐng)域。

背景技術(shù)：

隨著集成電路制造技術(shù)的迅猛發(fā)展，電路特征尺寸和工作電壓呈現(xiàn)不斷下降趨勢，電路節(jié)點(diǎn)的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)所需要的電荷量（臨界電荷）也隨之降低，電路越發(fā)容易受到輻射環(huán)境中的重離子、α粒子、中子和質(zhì)子等粒子的影響而產(chǎn)生軟錯誤。軟錯誤是一種由輻射環(huán)境下集成電路瞬態(tài)故障引起的瞬時性錯誤。在強(qiáng)輻射環(huán)境中，在電荷共享機(jī)制下，粒子撞擊電路節(jié)點(diǎn)所誘發(fā)的雙節(jié)點(diǎn)翻轉(zhuǎn)是一種典型的軟錯誤。相比于單粒子翻轉(zhuǎn)而言，雙節(jié)點(diǎn)翻轉(zhuǎn)對集成電路造成的失效概率更大。

鎖存器是一種基本的時序元件，廣泛應(yīng)用于大規(guī)模的集成電路與系統(tǒng)中。有統(tǒng)計(jì)數(shù)據(jù)表明，在納米工藝下，尤其在強(qiáng)輻射環(huán)境中，雙節(jié)點(diǎn)翻轉(zhuǎn)已經(jīng)成為影響鎖存器電路可靠性設(shè)計(jì)的主要問題。當(dāng)鎖存器電路長時間工作于高能粒子和宇宙射線大量存在的強(qiáng)輻射環(huán)境中，僅進(jìn)行單粒子翻轉(zhuǎn)加固設(shè)計(jì)是不夠充分的，必須要對其進(jìn)行雙節(jié)點(diǎn)翻轉(zhuǎn)加固設(shè)計(jì)。鎖存器的雙節(jié)點(diǎn)翻轉(zhuǎn)加固設(shè)計(jì)，對于提高集成電路的可靠性具有重要的意義。

目前針對鎖存器的抗雙節(jié)點(diǎn)翻轉(zhuǎn)加固設(shè)計(jì)主要存在以下問題：一是存在脆弱的節(jié)點(diǎn)對，當(dāng)該節(jié)點(diǎn)對中的每個節(jié)點(diǎn)均發(fā)生翻轉(zhuǎn)，鎖存器輸出端將保持為錯誤的邏輯值，不能實(shí)現(xiàn)對雙節(jié)點(diǎn)翻轉(zhuǎn)的完全容忍；二是雖然能夠?qū)崿F(xiàn)對雙節(jié)點(diǎn)翻轉(zhuǎn)的完全容忍，但是存在脆弱的節(jié)點(diǎn)對，當(dāng)該節(jié)點(diǎn)對中的每個節(jié)點(diǎn)均發(fā)生翻轉(zhuǎn)，在鎖存器內(nèi)部將保持為錯誤的邏輯值而不影響輸出端，亦即不能保證所有節(jié)點(diǎn)均能夠在線自恢復(fù)，無法適用于高可靠性需求的電路系統(tǒng)；三是面積、延遲、功耗等開銷較大。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是克服現(xiàn)有抗雙節(jié)點(diǎn)翻轉(zhuǎn)加固鎖存器結(jié)構(gòu)存在的不足，滿足高性能低開銷和高可靠需求場景，提供一種高性能低開銷的雙節(jié)點(diǎn)翻轉(zhuǎn)在線自恢復(fù)鎖存器，通過八組相互反饋的C單元構(gòu)建高可靠性數(shù)據(jù)存儲反饋環(huán)實(shí)現(xiàn)雙節(jié)點(diǎn)翻轉(zhuǎn)的在線自恢復(fù)，使用高速通路、時鐘門控技術(shù)和較少數(shù)目的晶體管降低鎖存器開銷，可廣泛應(yīng)用于對性能、開銷和可靠性要求較高的各個領(lǐng)域。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：

包括四個傳輸門、八個C單元；所述的四個傳輸門依次為第一傳輸門（TG1）、第二傳輸門（TG2）、第三傳輸門（TG3）、第四傳輸門（TG4）；所述的八個C單元依次為第一C單元（CE1）、第二鐘控C單元（CE2-CG）、第三C單元（CE3）、第四鐘控C單元（CE4-CG）、第五C單元（CE5）、第六鐘控C單元（CE6-CG）、第七C單元（CE7）、第八鐘控C單元（CE8-CG）；每個C單元電路內(nèi)均含有第一信號輸入端、第二信號輸入端和信號輸出端；每個鐘控C單元電路內(nèi)均含有第一信號輸入端、第二信號輸入端、時鐘信號輸入端、反相時鐘信號輸入端和信號輸出端；其中，第一傳輸門（TG1）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第一傳輸門（TG1）的信號輸出端分別與第一C單元（CE1）的第二信號輸入端、第四鐘控C單元（CE4-CG）的輸出端、第五C單元（CE5）的第一信號輸入端相連接；第二傳輸門（TG2）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第二傳輸門（TG2）的信號輸出端分別與第三C單元（CE3）的第二信號輸入端、第六鐘控C單元（CE6-CG）的信號輸出端、第七C單元（CE7）的第一信號輸入端相連接；第三傳輸門（TG3）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第三傳輸門（TG3）的信號輸出端分別與第五C單元（CE5）的第二信號輸入端、第八鐘控C單元（CE8-CG）的信號輸出端、第一C單元（CE1）的第一信號輸入端相連接；第四傳輸門（TG4）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第四傳輸門（TG4）的信號輸出端分別與第七C單元（CE7）的第二信號輸入端、第二鐘控C單元（CE2-CG）的信號輸出端、第三C單元（CE3）的第一信號輸入端相連接；第一C單元（CE1）的信號輸出端分別與第二鐘控C單元（CE2-CG）的第二信號輸入端、第六鐘控C單元（CE6-CG）的第一信號輸入端相連接；第二鐘控C單元（CE2-CG）的信號輸出端分別與第三C單元（CE3）的第一信號輸入端、第七C單元（CE7）的第二信號輸入端相連接；第三C單元（CE3）的信號輸出端分別與第四鐘控C單元（CE4-CG）的第二信號輸入端、第八鐘控C單元（CE8-CG）的第一信號輸入端相連接；第四鐘控C單元（CE4-CG）的信號輸出端分別與第五C單元（CE5）的第一信號輸入端、第一C單元（CE1）的第二信號輸入端相連接；第五C單元（CE5）的信號輸出端分別與第六鐘控C單元（CE6-CG）的第二信號輸入端、第二鐘控C單元（CE2-CG）的第一信號輸入端相連接；第六鐘控C單元（CE6-CG）的信號輸出端分別與第七C單元（CE7）的第一信號輸入端、第三C單元（CE3）的第二信號輸入端相連接；第七C單元（CE7）的信號輸出端分別與第八鐘控C單元（CE8-CG）的第二信號輸入端、第四鐘控C單元（CE4-CG）的第一信號輸入端相連接；第八鐘控C單元（CE8-CG）的信號輸出端分別與第一C單元（CE1）的第一信號輸入端、第五C單元（CE5）的第二信號輸入端相連接；第八鐘控C單元（CE8-CG）的信號輸出端為本鎖存器的數(shù)據(jù)輸出端；所述的第一傳輸門（TG1）、第二傳輸門（TG2）、第三傳輸門（TG3）、第四傳輸門（TG4）具有相同的時鐘。所述的第二鐘控C單元（CE2-CG）、第四鐘控C單元（CE4-CG）、第六鐘控C單元（CE6-CG）、第八鐘控C單元（CE8-CG）具有相同的時鐘。

C單元的構(gòu)建情形如下：

所述C單元電路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2組成；其中，第一PMOS管MP1的柵極與第一NMOS管MN1的柵極相連接，連接點(diǎn)為C單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第二NMOS管MN2的柵極相連接，連接點(diǎn)為C單元電路的第二信號輸入端（I2）；第二PMOS管MP2的漏極與第一NMOS管MN1的漏極相連接，連接點(diǎn)為C單元電路的信號輸出端（Out）；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第一NMOS管MN1的源極與第二NMOS管MN2的漏極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底均連接電源（VDD）；第一NMOS管MN1的襯底、第二NMOS管MN2的襯底、第二NMOS管MN2的源極均接地。

鐘控C單元的構(gòu)建情形如下：

所述鐘控C單元電路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3組成；其中，第一PMOS管MP1的柵極與第二NMOS管MN2的柵極相連接，連接點(diǎn)為鐘控C單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第三NMOS管MN3的柵極相連接，連接點(diǎn)為鐘控C單元電路的第二信號輸入端（I2）；第三PMOS管MP2的漏極與第一NMOS管MN1的漏極相連接，連接點(diǎn)為鐘控C單元電路的信號輸出端（Out）；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第二PMOS管MP2的漏極與第三PMOS管MP3的源極相連接；第一NMOS管MN1的源極與第二NMOS管MN2的漏極相連接；第二NMOS管MN2的源極與第三NMOS管MN3的漏極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底、第三PMOS管MP3的襯底均連接電源（VDD）；第一NMOS管MN1的襯底、第二NMOS管MN2的襯底、第三NMOS管MN3的襯底、第三NMOS管MN3的源極均接地。

本發(fā)明具有以下有益效果：

1）通過八組相互反饋的C單元構(gòu)建高可靠性數(shù)據(jù)存儲反饋環(huán)，不但能夠?qū)﹄p節(jié)點(diǎn)翻轉(zhuǎn)進(jìn)行完全容忍，而且能夠?qū)崿F(xiàn)對雙節(jié)點(diǎn)翻轉(zhuǎn)的在線自恢復(fù)。

2）延遲、功耗和面積開銷較低。通過高速通路降低延遲，提高電路性能；使用時鐘門控技術(shù)減少電流競爭，降低功耗開銷；使用較少數(shù)目的晶體管進(jìn)行構(gòu)建，降低面積開銷。

附圖說明

為了更好地闡述本發(fā)明的具體實(shí)施方式和在線自恢復(fù)原理，下面結(jié)合附圖對本發(fā)明作進(jìn)一步說明。

圖1是本發(fā)明所述的高性能低開銷的雙節(jié)點(diǎn)翻轉(zhuǎn)在線自恢復(fù)鎖存器電路原理圖。

圖2是C單元的電路原理圖。

圖3是C單元的符號表示法。

圖4是C單元的真值表。

圖5是鐘控C單元的電路原理圖。

圖6是鐘控C單元的符號表示法。

圖7是鐘控C單元的真值表。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及有益效果更加清楚明了，下面結(jié)合附圖對本發(fā)明加以詳細(xì)說明。應(yīng)當(dāng)理解，以下所描述的具體實(shí)施例僅用于解釋本發(fā)明，并不用于限定本發(fā)明。

本發(fā)明所提供的高性能低面積開銷需求場景下的雙節(jié)點(diǎn)翻轉(zhuǎn)在線自恢復(fù)鎖存器電路原理圖如圖1所示，其包括四個傳輸門、八個C單元；所述的四個傳輸門依次為第一傳輸門（TG1）、第二傳輸門（TG2）、第三傳輸門（TG3）、第四傳輸門（TG4）；所述的八個C單元依次為第一C單元（CE1）、第二鐘控C單元（CE2-CG）、第三C單元（CE3）、第四鐘控C單元（CE4-CG）、第五C單元（CE5）、第六鐘控C單元（CE6-CG）、第七C單元（CE7）、第八鐘控C單元（CE8-CG）；每個C單元電路內(nèi)均含有第一信號輸入端、第二信號輸入端和信號輸出端；每個鐘控C單元電路內(nèi)均含有第一信號輸入端、第二信號輸入端、時鐘信號輸入端、反相時鐘信號輸入端和信號輸出端；其中，第一傳輸門（TG1）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第一傳輸門（TG1）的信號輸出端分別與第一C單元（CE1）的第二信號輸入端、第四鐘控C單元（CE4-CG）的輸出端、第五C單元（CE5）的第一信號輸入端相連接；第二傳輸門（TG2）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第二傳輸門（TG2）的信號輸出端分別與第三C單元（CE3）的第二信號輸入端、第六鐘控C單元（CE6-CG）的信號輸出端、第七C單元（CE7）的第一信號輸入端相連接；第三傳輸門（TG3）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第三傳輸門（TG3）的信號輸出端分別與第五C單元（CE5）的第二信號輸入端、第八鐘控C單元（CE8-CG）的信號輸出端、第一C單元（CE1）的第一信號輸入端相連接；第四傳輸門（TG4）的信號輸入端為本鎖存器的數(shù)據(jù)輸入端，第四傳輸門（TG4）的信號輸出端分別與第七C單元（CE7）的第二信號輸入端、第二鐘控C單元（CE2-CG）的信號輸出端、第三C單元（CE3）的第一信號輸入端相連接；第一C單元（CE1）的信號輸出端分別與第二鐘控C單元（CE2-CG）的第二信號輸入端、第六鐘控C單元（CE6-CG）的第一信號輸入端相連接；第二鐘控C單元（CE2-CG）的信號輸出端分別與第三C單元（CE3）的第一信號輸入端、第七C單元（CE7）的第二信號輸入端相連接；第三C單元（CE3）的信號輸出端分別與第四鐘控C單元（CE4-CG）的第二信號輸入端、第八鐘控C單元（CE8-CG）的第一信號輸入端相連接；第四鐘控C單元（CE4-CG）的信號輸出端分別與第五C單元（CE5）的第一信號輸入端、第一C單元（CE1）的第二信號輸入端相連接；第五C單元（CE5）的信號輸出端分別與第六鐘控C單元（CE6-CG）的第二信號輸入端、第二鐘控C單元（CE2-CG）的第一信號輸入端相連接；第六鐘控C單元（CE6-CG）的信號輸出端分別與第七C單元（CE7）的第一信號輸入端、第三C單元（CE3）的第二信號輸入端相連接；第七C單元（CE7）的信號輸出端分別與第八鐘控C單元（CE8-CG）的第二信號輸入端、第四鐘控C單元（CE4-CG）的第一信號輸入端相連接；第八鐘控C單元（CE8-CG）的信號輸出端分別與第一C單元（CE1）的第一信號輸入端、第五C單元（CE5）的第二信號輸入端相連接；第八鐘控C單元（CE8-CG）的信號輸出端為本鎖存器的數(shù)據(jù)輸出端；所述的第一傳輸門（TG1）、第二傳輸門（TG2）、第三傳輸門（TG3）、第四傳輸門（TG4）具有相同的時鐘。所述的第二鐘控C單元（CE2-CG）、第四鐘控C單元（CE4-CG）、第六鐘控C單元（CE6-CG）、第八鐘控C單元（CE8-CG）具有相同的時鐘。

圖2所示為C單元的電路原理圖。所述C單元電路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2組成；其中，第一PMOS管MP1的柵極與第一NMOS管MN1的柵極相連接，連接點(diǎn)為C單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第二NMOS管MN2的柵極相連接，連接點(diǎn)為C單元電路的第二信號輸入端（I2）；第二PMOS管MP2的漏極與第一NMOS管MN1的漏極相連接，連接點(diǎn)為C單元電路的信號輸出端（Out）；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第一NMOS管MN1的源極與第二NMOS管MN2的漏極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底均連接電源（VDD）；第一NMOS管MN1的襯底、第二NMOS管MN2的襯底、第二NMOS管MN2的源極均接地。

圖3所示為C單元的符號表示法。圖4所示為C單元的真值表。由該表可知，當(dāng)?shù)谝恍盘栞斎攵薎1和第二信號輸入端I2邏輯值相同時，信號輸出端Out將輸出與輸入相反的邏輯值，此時C單元表現(xiàn)為反相器；當(dāng)?shù)谝恍盘栞斎攵薎1和第二信號輸入端I2邏輯值不同時，信號輸出端Out進(jìn)入保持狀態(tài)，輸出先前狀態(tài)下的邏輯值。由此可見，C單元可以用來屏蔽節(jié)點(diǎn)的邏輯值翻轉(zhuǎn)，避免輸入端I1或I2的邏輯值翻轉(zhuǎn)而傳播至輸出端Out。

圖5所示為鐘控C單元的電路原理圖。所述鐘控C單元電路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3組成；其中，第一PMOS管MP1的柵極與第二NMOS管MN2的柵極相連接，連接點(diǎn)為鐘控C單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第三NMOS管MN3的柵極相連接，連接點(diǎn)為鐘控C單元電路的第二信號輸入端（I2）；第三PMOS管MP2的漏極與第一NMOS管MN1的漏極相連接，連接點(diǎn)為鐘控C單元電路的信號輸出端（Out）；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第二PMOS管MP2的漏極與第三PMOS管MP3的源極相連接；第一NMOS管MN1的源極與第二NMOS管MN2的漏極相連接；第二NMOS管MN2的源極與第三NMOS管MN3的漏極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底、第三PMOS管MP3的襯底均連接電源（VDD）；第一NMOS管MN1的襯底、第二NMOS管MN2的襯底、第三NMOS管MN3的襯底、第三NMOS管MN3的源極均接地。

圖6所示為鐘控C單元的符號表示法。圖7所示為鐘控C單元的真值表。由該表可知，當(dāng)鎖存器處于透明模式，即當(dāng)時鐘信號（CLK）為高電平、反相時鐘信號（NCK）為低電平時，信號輸出端Out與第一信號輸入端I1和第二信號輸入端I2的邏輯值不相關(guān)。當(dāng)鎖存器處于鎖存模式，即當(dāng)時鐘信號（CLK）為低電平、反相時鐘信號（NCK）為高電平時，該表與C單元的真值表是等價的。

下面對本發(fā)明所提出的鎖存器的工作原理進(jìn)行說明，具體的工作原理如下：

當(dāng)CLK為高電平、NCK為低電平時，該鎖存器處于透明模式。此時，第一傳輸門TG1、第二傳輸門TG2導(dǎo)通、第三傳輸門TG3導(dǎo)通、第四傳輸門TG4導(dǎo)通。鎖存器的數(shù)據(jù)輸入端D端口輸入的數(shù)據(jù)通過第一傳輸門TG1分別到達(dá)第一C單元CE1的第二信號輸入端、第四鐘控C單元CE4-CG的信號輸出端、第五C單元CE5的第一信號輸入端；鎖存器的數(shù)據(jù)輸入端D端口輸入的數(shù)據(jù)通過第二傳輸門TG2分別到達(dá)第三C單元CE3的第二信號輸入端、第六鐘控C單元CE6-CG的信號輸出端、第七C單元CE7的第一信號輸入端。鎖存器的數(shù)據(jù)輸入端D端口輸入的數(shù)據(jù)通過第三傳輸門TG3分別到達(dá)第五C單元CE5的第二信號輸入端、第八鐘控C單元CE8-CG的信號輸出端（該端口亦即鎖存器的信號輸出端Q端口）、第一C單元CE1的第一信號輸入端；鎖存器的數(shù)據(jù)輸入端D端口輸入的數(shù)據(jù)通過第四傳輸門TG4分別到達(dá)第七C單元CE7的第二信號輸入端、第二鐘控C單元CE2-CG的信號輸出端、第三C單元CE3的第一信號輸入端。此時，第一C單元CE1、第三C單元CE3、第五C單元CE5、第七C單元CE7的輸入信號和輸出信號全部可知。接下來，第一C單元CE1的信號輸出端分別到達(dá)第二鐘控C單元CE2-CG的第二信號輸入端、第六鐘控C單元CE6-CG的第一信號輸入端；第三C單元CE3的信號輸出端分別到達(dá)第四鐘控C單元CE4-CG的第二信號輸入端、第八鐘控C單元CE8-CG的第一信號輸入端；第五C單元CE5的信號輸出端分別到達(dá)第六鐘控C單元CE6-CG的第二信號輸入端、第二鐘控C單元CE2-CG的第一信號輸入端；第七C單元CE7的信號輸出端分別到達(dá)第八鐘控C單元CE8-CG的第二信號輸入端、第四鐘控C單元CE4-CG的第一信號輸入端。此時，所有C單元的輸入信號和輸出信號全部可知，并且鎖存器的數(shù)據(jù)輸入端D端口輸入的數(shù)據(jù)直接通過第四傳輸門TG4到達(dá)鎖存器的信號輸出端Q端口，減少了傳播延遲，提高了電路性能。

當(dāng)CLK為低電平時、NCK為高電平時，該鎖存器處于鎖存模式。此時，第一傳輸門TG1、第二傳輸門TG2關(guān)斷、第三傳輸門TG3關(guān)斷、第四傳輸門TG4關(guān)斷；第一傳輸門TG1的信號輸出端由第四鐘控C單元CE4-CG的信號輸出端充當(dāng)；第二傳輸門TG2的信號輸出端由第六鐘控C單元CE6-CG的信號輸出端充當(dāng)；第三傳輸門TG3的信號輸出端由第八鐘控C單元CE8-CG的信號輸出端充當(dāng)；第四傳輸門TG4的信號輸出端由第二鐘控C單元CE2-CG的信號輸出端充當(dāng)。此時，所有的C單元之間均達(dá)到這樣一種互相反饋的規(guī)則：在有序循環(huán)排列的C單元序列{CE1、CE2-CG、CE3、CE4-CG、CE5、CE6-CG、CE7、CE8-CG}中，每一個C單元的信號輸出端都被反饋至下一個C單元的信號輸入端以及回溯的第三個C單元的信號輸入端，并且所有C單元的第一信號輸入端和第二信號輸入端只被反饋一次。由此構(gòu)成互鎖結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)鎖存功能，并且第八鐘控C單元CE8-CG信號輸出端輸出的數(shù)據(jù)即為鎖存器輸出端Q端口輸出的數(shù)據(jù)。另一方面，由于使用了時鐘門控技術(shù)，減少了第二鐘控C單元CE2-CG的信號輸出端、第四鐘控C單元CE4-CG的信號輸出端、第六鐘控C單元CE6-CG的信號輸出端、第八鐘控C單元CE8-CG的信號輸出端的電流競爭，功耗開銷較低。此外，由于使用的晶體管數(shù)目較少，面積開銷較低。

下面對本發(fā)明所提出的鎖存器的雙節(jié)點(diǎn)翻轉(zhuǎn)在線自恢復(fù)原理進(jìn)行說明，具體如下所述：

雙節(jié)點(diǎn)翻轉(zhuǎn)發(fā)生在鎖存器的鎖存模式下，在鎖存模式下由于任意兩個C單元的輸出端口的數(shù)據(jù)狀態(tài)都可能會發(fā)生翻轉(zhuǎn)（只需考慮輸出端，因?yàn)檩敵龆硕急幌鄳?yīng)地反饋至其他C單元的輸入端），因此該鎖存器的關(guān)鍵節(jié)點(diǎn)序列為{N1、N2、N3、N4、N5、N6、N7、Q}，從而有發(fā)生雙節(jié)點(diǎn)翻轉(zhuǎn)的情形共計(jì)C₈²=28種。如先前所述，所有的C單元之間均達(dá)到這樣一種互相反饋的規(guī)則：在有序循環(huán)排列的C單元序列{CE1、CE2-CG、CE3、CE4-CG、CE5、CE6-CG、CE7、CE8-CG}中，每一個C單元的信號輸出端都被反饋至下一個C單元的信號輸入端以及回溯的第三個C單元的信號輸入端，并且所有C單元的第一信號輸入端和第二信號輸入端只被反饋一次，加之圖1所示可知，鎖存器中各個C單元之間存在對稱性。若將相鄰兩個C單元的輸出端之間的距離記作λ，則鎖存器中任意兩個C單元的輸出端之間的距離只可能為λ、2λ、3λ、4λ，由此可選取4種示范性雙節(jié)點(diǎn)翻轉(zhuǎn)節(jié)點(diǎn)對序列{< N1、Q>、< N2、Q>、< N3、Q>、< N4、Q>}。顯然，序列中相應(yīng)兩個C單元的輸出端之間的距離分別為λ、2λ、3λ、4λ，并且鎖存器中所有其他節(jié)點(diǎn)對都分別與上述4種節(jié)點(diǎn)對中的一種是等價的。

下面對上述示范性雙節(jié)點(diǎn)翻轉(zhuǎn)節(jié)點(diǎn)對序列{< N1、Q>、< N2、Q>、< N3、Q>、< N4、Q>}中的每一個雙節(jié)點(diǎn)翻轉(zhuǎn)情形的容錯原理分別進(jìn)行討論分析：

在受到輻射粒子撞擊的影響下，當(dāng)?shù)谝籆單元CE1的信號輸出端和第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)同時發(fā)生翻轉(zhuǎn)，亦即第二鐘控C單元CE2-CG的第二信號輸入端、第六鐘控C單元CE6-CG的第一信號輸入端、第一C單元CE1的第一信號輸入端和第五C單元CE5的第二信號輸入端的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)。由C單元的真值表可知，當(dāng)C單元的某個信號輸入端的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)，C單元的信號輸出端的邏輯狀態(tài)將保持不變，亦即雖然第二鐘控C單元CE2-CG、第五C單元CE5和第六鐘控C單元CE6-CG的某個信號輸入端的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)，該三個C單元的信號輸出端的邏輯狀態(tài)仍然是正確的。由先前所述鎖存模式下C單元之間的互相反饋規(guī)則可知，第三C單元CE3的信號輸出端和第七C單元CE7的信號輸出端的數(shù)據(jù)被分別反饋至第八鐘控C單元CE8-CG的信號輸入端，亦即第八鐘控C單元CE8-CG的信號輸入端的數(shù)據(jù)均是正確的，顯然第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)能夠通過其信號輸入端的正確的輸入信號在線自恢復(fù)為正確的邏輯值。又由于第四鐘控C單元的信號輸出端的邏輯狀態(tài)是正確的，此時第一C單元CE1的信號輸入端的數(shù)據(jù)均是正確的，顯然第一C單元CE1的信號輸出端的邏輯狀態(tài)能夠通過其信號輸入端的正確的輸入信號在線自恢復(fù)為正確的邏輯值?？傊?dāng)?shù)谝籆單元CE1的信號輸出端和第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)同時發(fā)生翻轉(zhuǎn)，該鎖存器能夠?qū)⒎D(zhuǎn)的邏輯狀態(tài)在線自恢復(fù)為正確的邏輯狀態(tài)。

在受到輻射粒子撞擊的影響下，當(dāng)?shù)诙娍谻單元CE2-CG的信號輸出端和第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)同時發(fā)生翻轉(zhuǎn)，亦即第三C單元CE3的第一信號輸入端、第七C單元CE7的第二信號輸入端、第一C單元CE1的第一信號輸入端和第五C單元CE5的第二信號輸入端的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)。由C單元的真值表可知，當(dāng)C單元的某個信號輸入端的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)，C單元的信號輸出端的邏輯狀態(tài)將保持不變，亦即雖然第一C單元CE1、第三C單元CE3、第五C單元CE5和第七C單元CE7的某個信號輸入端的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)，該四個C單元的信號輸出端的邏輯狀態(tài)仍然是正確的。由先前所述鎖存模式下C單元之間的互相反饋規(guī)則可知，第三C單元CE3的信號輸出端和第七C單元CE7的信號輸出端的數(shù)據(jù)被分別反饋至第八鐘控C單元CE8-CG的信號輸入端，亦即第八鐘控C單元CE8-CG的信號輸入端的數(shù)據(jù)均是正確的，顯然第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)能夠通過其信號輸入端的正確的輸入信號在線自恢復(fù)為正確的邏輯值。由于此時第一C單元CE1和第五C單元CE5的信號輸出端的邏輯狀態(tài)是正確的，顯然第二鐘控C單元CE2-CG的信號輸出端的邏輯狀態(tài)能夠通過其信號輸入端的正確的輸入信號在線自恢復(fù)為正確的邏輯值?？傊?dāng)?shù)诙娍谻單元CE2-CG的信號輸出端和第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)同時發(fā)生翻轉(zhuǎn)，該鎖存器能夠?qū)⒎D(zhuǎn)的邏輯狀態(tài)在線自恢復(fù)為正確的邏輯狀態(tài)。

類似地，當(dāng)?shù)谌鼵單元CE3的信號輸出端和第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)同時發(fā)生翻轉(zhuǎn)，或者當(dāng)?shù)谒溺娍谻單元CE4-CG的信號輸出端和第八鐘控C單元CE8-CG的信號輸出端的邏輯狀態(tài)同時發(fā)生翻轉(zhuǎn)，該鎖存器同樣能夠?qū)⒎D(zhuǎn)的邏輯狀態(tài)在線自恢復(fù)為正確的邏輯狀態(tài)。

綜上所述，本發(fā)明提供了輻射環(huán)境中輻射粒子撞擊鎖存器電路引發(fā)的雙節(jié)點(diǎn)翻轉(zhuǎn)的在線自恢復(fù)解決方案，由此提高了鎖存器電路的可靠性。與此同時，由于分別使用較少數(shù)目的晶體管、時鐘門控技術(shù)和高速通路技術(shù)，降低了面積開銷、功耗開銷，提高了電路性能。該發(fā)明適用于高可靠性的集成電路與系統(tǒng)，可廣泛應(yīng)用于航天航空等對鎖存器開銷及可靠性要求較高的需求領(lǐng)域。