相關申請的交叉引用

本申請要求2016年2月2日提交的韓國專利申請?zhí)?0-2016-0012766和2016年5月20日提交的韓國專利申請?zhí)?0-2016-0062282的優(yōu)先權，所述申請的全部內(nèi)容以引用的方式并入。

背景技術：

本發(fā)明構思的示例性實施例涉及半導體器件，具體地涉及用于低電壓操作的發(fā)射器電路和接收器電路。

根據(jù)移動設備的最近趨勢，期望高集成、高性能和/或低功率半導體集成電路。半導體集成電路的低功耗可按照各種方式來實現(xiàn)。例如，半導體集成電路的低功耗可被設計為降低半導體集成電路的操作電壓。具體地，接口電路消耗用于發(fā)射和接收數(shù)據(jù)的總功耗的大部分。為了降低功耗，最近的片上系統(tǒng)中的邏輯電路的電源電壓傾向于減小至例如1.0v或更低。

動態(tài)電壓縮放頻率(dvfs)技術被用作用于降低半導體集成電路的功耗的另一種方式。dvfs是指用于通過基于半導體集成電路的工作負荷改變半導體集成電路的操作速度和驅動電壓來降低功耗的技術。半導體集成電路可以能夠基于dvfs操作改變邏輯電路和接口電路的驅動電壓。

盡管電源電壓可以根據(jù)移動半導體器件的低電壓趨勢而減小，并且電源電壓可以由于根據(jù)dvfs操作的驅動電壓的變化而減小，但是發(fā)射器電路和接收器電路(其操作得更有效)期望進一步降低半導體器件的功耗。

技術實現(xiàn)要素：

本發(fā)明構思的一些示例性實施例提供用低電壓晶體管實現(xiàn)并且在低電壓下操作的發(fā)射器電路。本發(fā)明構思的一些其他示例性實施例提供接收器電路，所述接收器電路包括操作不同操作電壓的多個專用緩沖器，并且根據(jù)依據(jù)動態(tài)電壓縮放頻率(dvfs)操作發(fā)生的電壓改變有效地操作。

根據(jù)本發(fā)明構思的示例性實施例，發(fā)射器電路可以包括預驅動器電路和主驅動器電路。預驅動器電路可以從邏輯電路接收邏輯信號以生成由第一電壓驅動的第一信號。主驅動器電路可以接收所述第一信號以生成由第二電壓驅動的第二信號，以便將第二信號輸出到輸入/輸出墊。預驅動器電路和主驅動器電路中的每一個可以包括晶體管，所述晶體管具有等于或低于邏輯電路中所包括的晶體管的閾值電壓的閾值電壓。

根據(jù)本發(fā)明構思的示例性實施例，接收電路可以包括：第一輸入緩沖器，其被配置為由第一電壓驅動以從輸入/輸出墊接收低頻帶的輸入數(shù)據(jù)；以及第二輸入緩沖器，其被配置為由第二電壓驅動以從輸入/輸出墊接收高頻帶的輸入數(shù)據(jù)。

根據(jù)本發(fā)明構思的示例性實施例，接口電路可以包括發(fā)射器和接收器。發(fā)射器可以包括預驅動器電路和主驅動器電路。預驅動器電路可以被配置為從邏輯電路接收邏輯信號并且生成由第一電壓驅動的第一信號，并且可以包括晶體管，所述晶體管具有等于或低于所述邏輯電路中所包括的晶體管的閾值電壓的閾值電壓。主驅動器電路可以被配置為接收第一信號并且生成由第二電壓驅動的第二信號，以便將第二信號輸出到輸入/輸出墊，并且可以包括晶體管，所述晶體管具有等于或低于邏輯電路中所包括的晶體管的閾值電壓的閾值電壓。接收器可以包括第一輸入緩沖器和第二輸入緩沖器。第一輸入緩沖器可以被配置為由第一電壓驅動以從輸入/輸出墊接收低頻帶的輸入數(shù)據(jù)。第二輸入緩沖器可以被配置為由第三電壓驅動以從所述輸入/輸出墊接收高頻帶的輸入數(shù)據(jù)。

附圖簡述

圖1是示出根據(jù)本發(fā)明構思的示例性實施例的包括發(fā)射器電路和接收器電路的片上系統(tǒng)的方框圖；

圖2是示出圖1所例示的發(fā)射器電路的電路圖；

圖3是示出圖2所例示的主驅動器的輸出信號的圖；

圖4是示出圖2所例示的主驅動器的另一個示例性實施例的電路圖；

圖5是示出圖4所例示的主驅動器的輸出信號的圖；

圖6是示出圖2所例示的電平移位器的電路圖；

圖7至圖10是根據(jù)一些示例性實施例的圖1所例示的發(fā)射器電路的電路圖；

圖11是示出圖1所例示的接收器電路的方框圖；

圖12是示出圖11所例示的ls緩沖器的電路圖；

圖13是示出圖11所例示的hs緩沖器的電路圖；

圖14是示出圖1所例示的接收器電路的另一個示例性實施例的方框圖；以及

圖15是示出根據(jù)本發(fā)明構思的示例性實施例的移動電子設備的方框圖。

具體實施方式

下面，將更全面地描述本發(fā)明構思的一些示例性實施例，使得本領域技術人員可以容易地理解本發(fā)明構思。此外，術語“高電壓”意指驅動片上系統(tǒng)(soc)的不同電平的電源電壓中的相對高的電壓，并且術語“低電壓”意指作為通用邏輯電路的驅動電壓提供給soc的電壓電平。限定“高電壓”和“低電壓”的參考可以根據(jù)低功率技術的發(fā)展而改變。

圖1是示出根據(jù)本發(fā)明構思的示例性實施例的包括發(fā)射器電路和接收器電路的片上系統(tǒng)的方框圖。參考圖1，片上系統(tǒng)100可包括邏輯電路110、發(fā)射器電路120、接收器電路130、靜電放電(esd)電路140、以及輸入/輸出墊150。

邏輯電路110可以與發(fā)射器電路120和接收器電路130連接。邏輯電路110可以由邏輯電壓vddl驅動。邏輯電路110可以處理通過接收器電路130從外部接收到的數(shù)據(jù)并且將經(jīng)處理的數(shù)據(jù)發(fā)送到外部。例如，在片上系統(tǒng)100是應用處理器(ap)或調制解調器應用處理器(modap)的情況下，邏輯電路110可以包括被配置為處理數(shù)據(jù)并且與存儲器交換經(jīng)處理的數(shù)據(jù)的電路、用戶接口和/或與片上系統(tǒng)100連接的音頻處理器。在片上系統(tǒng)100是存儲器芯片的情況下，邏輯電路110可以包括諸如延遲鎖定環(huán)(dll)、單元陣列、解碼器和/或讀出放大器的元件。邏輯電路110還可以包括基于片上系統(tǒng)100的功能的任何電路。因為邏輯電路110的操作特性與本發(fā)明構思的示例性實施例不密切相關，因此在此將不再重復其詳細描述。

片上系統(tǒng)100可支持范圍從1.2v至3.3v的各種電壓電平的所有輸入/輸出信號以與各種外部芯片對接，而片上系統(tǒng)100中的邏輯電路110的電源電壓可以是例如1.0v或更低。在一些示例性實施例中，片上系統(tǒng)100可以通過dvfs操作支持高電壓或低電壓的各種電壓電平的驅動電壓，以降低功耗。

片上系統(tǒng)100可以通過執(zhí)行dvfs操作來調整邏輯電路110、發(fā)射器電路120和接收器電路130的驅動電壓，以便有效地管理片上系統(tǒng)100的功耗和/或性能。例如，在片上系統(tǒng)100的工作負載增加的情況下，片上系統(tǒng)100可以增加邏輯電路110、發(fā)射器電路120和/或接收器電路130的驅動電壓，以便增加處理數(shù)據(jù)的速度。在一些示例性實施例中，即使當片上系統(tǒng)100發(fā)送和接收數(shù)據(jù)的數(shù)據(jù)傳送速度增加時，片上系統(tǒng)100可以增加至少一些驅動電壓。當片上系統(tǒng)100的工作負載減小時或者當片上系統(tǒng)100以較低的傳送速度發(fā)送和接收數(shù)據(jù)時，片上系統(tǒng)100可以減小至少一些驅動電壓以降低功耗。

此外，為了容易地管理上述片上系統(tǒng)100的功耗和/或性能，可以劃分邏輯電路110、發(fā)射器電路120和/或接收器電路130的供電電壓。然而，如果在片上系統(tǒng)100中劃分的供電電壓的數(shù)量增加，則片上系統(tǒng)100的設計效率和集成度可能劣化。

根據(jù)本發(fā)明構思的示例性實施例，發(fā)射器電路120和接收器電路130可以使用具有與邏輯電路110中所使用的晶體管相同的特性的低電壓晶體管。例如，低電壓晶體管的閾值電壓可以低于接口電路中所使用的晶體管的閾值電壓。因此，在低電壓下可以確保發(fā)射器電路120和接收器電路130的性能。因為發(fā)射器電路120和接收器電路130在低電壓下操作，所以其功耗可能減小。此外，在發(fā)射器電路120和接收器電路130使用與邏輯電路110中所使用的晶體管相同的低電壓晶體管的情況下，不期望專用于接口電路(未示出)的多個電壓源確保發(fā)射器電路120和接收器電路130的性能。因此，發(fā)射器電路120和接收器電路130可以在專用于接口電路的電壓源處操作。

因為邏輯電壓vddl和接口電路的電壓電平根據(jù)片上系統(tǒng)100的性能和功耗特性而變化，所以發(fā)射器電路120和接收器電路130可以包括被配置為改變電壓域中的數(shù)據(jù)的附加電路。

根據(jù)本發(fā)明構思的示例性實施例的發(fā)射器電路120可以通過輸入/輸出墊150將通過邏輯電路110接收到的數(shù)據(jù)傳輸?shù)酵獠俊０l(fā)射器電路120可以由邏輯電壓vddl和接口電壓vddh驅動。因此，發(fā)射器電路120可以包括電平移位器，所述電平移位器將數(shù)據(jù)的邏輯電壓vddl的電平轉換成接口電壓vddh的電平。將參考圖2至圖10詳細描述發(fā)射器電路120的配置和操作。

根據(jù)本發(fā)明構思的示例性實施例的接收器電路130可以通過輸入/輸出墊150接收數(shù)據(jù)，并且可以將接收到的數(shù)據(jù)提供給邏輯電路110。接收器電路130可以包括接收低頻帶數(shù)據(jù)的輸入緩沖器(以下稱為“l(fā)s緩沖器”)和接收高頻帶數(shù)據(jù)的輸入緩沖器(以下稱為“hs緩沖器”)。由于ls和hs緩沖器分別由單獨的供電電壓驅動，所以接收器電路130可能不需要單獨提供用于轉換數(shù)據(jù)的電壓電平的移位寄存器。將參考圖11至圖14更詳細地描述接收器電路130的結構和操作。

esd電路140可以減輕或防止內(nèi)部電路受到從外部產(chǎn)生的瞬時高電壓的損壞。例如，esd電路可以用二極管和電阻器的組合來實現(xiàn)。輸入/輸出墊150可以連接到外部通道，并且片上系統(tǒng)100可以通過輸入/輸出墊150向外部發(fā)送數(shù)據(jù)/從外部接收數(shù)據(jù)。發(fā)射器電路120、接收器電路130、esd電路和輸入/輸出墊150可以通過節(jié)點d_io彼此連接。因為esd電路140和輸入/輸出墊150的操作特性與本發(fā)明構思的示例性實施例不密切相關，因此在此不再重復其詳細描述。

圖2是示出圖1所例示的發(fā)射器電路的電路圖。參考圖2，發(fā)射器電路120可以包括電平移位器121、預驅動器122和主驅動器123a。將參考圖1描述圖2。接口電壓vddh可以被設置為高于、等于或低于用于dvfs操作的邏輯電壓vddl。

電平移位器121可以連接在邏輯電路110與預驅動器122之間。電平移位器121可以將從邏輯電路110傳輸?shù)臄?shù)據(jù)的電壓電平轉換成預驅動器122和主驅動器123a可以處理的電壓電平。也就是說，電平移位器121可以將在邏輯電壓vddl與地(gnd)電壓之間擺動的數(shù)據(jù)電平轉換成在接口電壓vddh與gnd電壓之間擺動的信號電平。因此，可以減輕或防止當將低電壓電平的信號提供給由高電壓驅動的電路的輸入時所生成的短路電流。

預驅動器122可以連接在電平移位器121與主驅動器123a之間。預驅動器122可以作為主驅動器123a的緩沖器操作。也就是說，預驅動器122可以被提供有來自電平移位器121的數(shù)據(jù)，并且可以將所提供的數(shù)據(jù)傳輸?shù)街黩寗悠?23a的輸入節(jié)點。預驅動器122可以用包括第一pmos晶體管mp1和第一nmos晶體管mn1的反相器來實現(xiàn)。在圖2中，預驅動器122可以用一級反相器來實現(xiàn)。在一些示例性實施例中，預驅動器122可以利用包括多個級的反相器電路來實現(xiàn)。此外，例如，預驅動器122可以被配置為分別提供關于構成主驅動器123a的第二pmos晶體管mp2和第二nmos晶體管mn2的分類信號路徑。

主驅動器123a可以將從預驅動器122提供的數(shù)據(jù)傳輸?shù)捷斎?輸出墊150。主驅動器123a可以具有“a”型結構，其是指由第二pmos晶體管mp2和第二nmos晶體管mn2組成的結構。第二pmos晶體管mp2和第一電阻器r1可以串聯(lián)連接在接口電壓vddh與節(jié)點d_io之間。第二nmos晶體管mn2和第二電阻器r2可以串聯(lián)連接在節(jié)點d_io與gnd之間。第二pmos晶體管mp2和第二nmos晶體管mn2的柵極可以構成主驅動器123a的輸入節(jié)點，并且主驅動器123a的輸入節(jié)點可以與節(jié)點d_pre連接，所述節(jié)點d_pre是預驅動器123a的輸出節(jié)點。

當主驅動器123a向外部傳輸數(shù)據(jù)時，主驅動器123a可以與外部通道連接。因此，為了防止在傳輸數(shù)據(jù)時通道的反射波，主驅動器123a可以執(zhí)行對與通道匹配的阻抗的操作。因此，發(fā)射器電路120還可以包括調整主驅動器123a的輸出阻抗的zq校準電路(未示出)。在圖2中，僅示出第二pmos晶體管mp2和第二nmos晶體管mn2以及電阻器r1和r2。然而，示例性實施例不限于此。圖2的每個元件可以利用彼此并聯(lián)連接的兩個或更多個器件來實現(xiàn)。此外，在一些情況下，當片上系統(tǒng)100接收數(shù)據(jù)時，主驅動器123a可以作為片內(nèi)終結器(odt)操作。

在用于移動設備的片上系統(tǒng)100的情況下，片上系統(tǒng)100可以降低由主驅動器123a傳輸?shù)臄?shù)據(jù)的信號電平，以降低其功耗。這樣，片上系統(tǒng)100可以減小接口電壓vddh。當傳輸?shù)皖l率的數(shù)據(jù)時，不期望高性能操作，并且因此發(fā)射器電路120可以通過dvfs操作來減小接口電壓vddh。如參考圖1所述，根據(jù)本發(fā)明構思的示例性實施例的發(fā)射器電路120可以利用低電壓晶體管來實現(xiàn)，以便支持低電壓的輸入/輸出信號。因此，發(fā)射器電路120可以由諸如邏輯電壓vddl的低電壓驅動。然而，為了獨立地控制發(fā)射器電路120和接收器電路130的驅動電壓電平，可以使用不同于邏輯電壓vddl的接口電壓vddh。此外，可以在低電平的接口電壓vddh下確保發(fā)射器電路120和接收器電路130的傳輸質量。

圖3是示出圖2所例示的主驅動器的輸出信號的圖。參考圖3，圖2的主驅動器123a可以通過通道將數(shù)據(jù)發(fā)送到存儲器160。將參考圖1描述圖3。

由片上系統(tǒng)100的主驅動器123a開發(fā)的數(shù)據(jù)可以通過輸入/輸出墊150提供給通道。所提供的數(shù)據(jù)可以通過通道來傳輸?shù)酱鎯ζ?60的輸入/輸出墊161。存儲器160的輸入/輸出墊161處的數(shù)據(jù)的電壓電平可以根據(jù)是否使用odt162而變化。

在圖3中，示出通過通道的數(shù)據(jù)的電壓電平。當傳輸?shù)臄?shù)據(jù)是邏輯“0”時，存儲器160的輸入/輸出墊161可以通過第二電阻器r2和第二nmos晶體管mn2連接到gnd。因此，不管odt162是否導通，通過通道的數(shù)據(jù)的電壓電平可以是gnd電壓。當傳輸?shù)臄?shù)據(jù)是邏輯“1”時，存儲器160的輸入/輸出墊161可以通過第一電阻器r1和第二pmos晶體管mp2連接到接口電壓vddh。在這種情況下，傳輸?shù)臄?shù)據(jù)的電壓電平可以根據(jù)odt162是否導通而變化。當odt162關閉時，傳輸?shù)臄?shù)據(jù)可以具有接口電壓vddh的電平。相反，當odt162導通時，傳輸?shù)臄?shù)據(jù)信號可以具有在第二pmos晶體管mp2、第一電阻器r1和odt162之間劃分的電壓電平。劃分的電壓電平可以低于接口電壓vddh的電平。

例如，存儲器160可以包括具有任何形式的odt162。在這種情況下，傳輸?shù)臄?shù)據(jù)的擺動電平可以根據(jù)odt162的形式而變化。在一些示例性實施例中，存儲器160可以不包括odt162。

例如，存儲器160可以包括具有動態(tài)隨機存取存儲器(dram)和靜態(tài)隨機存取存儲器(sram)的易失性存儲器或非易失性存儲器。

易失性存儲器可以包括諸如低功率ddr4(lpddr4)或lpddr4x存儲器的dram、sram、晶閘管ram(tram)、零電容器ram(z-ram)、雙晶體管ram(ttram)mram。

非易失性存儲器可以是電可擦除可編程只讀存儲器(eeprom)、閃存、磁性ram(mram)、自旋轉移力矩mram(stt-mram)、導電橋接ram(cbram)、鐵電ram(feram)、相變ram(pram)、電阻ram(rram)、納米管rram(rram)、聚合物ram(poram)、納米浮柵存儲器(nfgm)、全息存儲器、分子電子存儲器設備或絕緣體電阻變化存儲器。一個或多個位可以存儲在非易失性存儲器的單元中。

在圖3中，存儲器160被示為連接到片上系統(tǒng)100的外部芯片之一。這只是一個實例。例如，片上系統(tǒng)100可以連接到包括各種功能的芯片，諸如音頻處理器、圖像處理器、控制器和應用專用集成電路(asic)。因為存儲器160的操作特性與本發(fā)明構思的示例性實施例不密切相關，因此在此不再重復其詳細描述。

圖4是示出圖2所例示的主驅動器的另一個示例性實施例的電路圖。參考圖4，主驅動器123b可以包括第二nmos晶體管mn2和第三nmos晶體管mn3、第一電阻器r1和第二電阻器r2、以及反相器inv。圖4的主驅動器123b可以具有“b”型結構，其是指由第二nmos晶體管mn2和第三nmos晶體管mn3組成的結構。將參考圖2描述圖4。

第三nmos晶體管mp3和第一電阻器r1可以串聯(lián)連接在接口電壓vddh與節(jié)點d_io之間。第二電阻器r2和第二nmos晶體管mn2可以連接在節(jié)點d_io與gnd之間。第二nmos晶體管mn2和第三nmos晶體管mn3的柵極可以構成主驅動器123b的輸入節(jié)點。主驅動器123b的輸入節(jié)點可以被提供有來自預驅動器122的數(shù)據(jù)。圖4的主驅動器123b可以不同于圖2的主驅動器123a，不同之處在于：第二nmos晶體管mn2被提供有由反相器inv反相的數(shù)據(jù)。這樣，第二nmos晶體管mn2和第三nmos晶體管mn3之一可以根據(jù)節(jié)點d_pre的數(shù)據(jù)而導通。例如，第三nmos晶體管mn3的柵極可以由反相器inv提供反相的數(shù)據(jù)，并且第二nmos晶體管mn2的柵極可以直接從預驅動器122提供數(shù)據(jù)(例如，未反相數(shù)據(jù))。將參考圖5描述主驅動器123b的發(fā)射操作和傳輸?shù)臄?shù)據(jù)的電壓電平。

圖5是示出圖4所例示的主驅動器的輸出信號的圖。在圖5中，主驅動器123b可以基本上與圖3的主驅動器123a相同，不同的是主驅動器123b具有b型結構，并且因此，在此將不再重復其詳細描述。

在圖5中，示出通過通道傳輸?shù)臄?shù)據(jù)的電壓電平。當傳輸?shù)臄?shù)據(jù)是邏輯“0”時，如在圖3中，通過通道的數(shù)據(jù)可以具有gnd電壓的電平，而不管odt162是否導通。當傳輸?shù)臄?shù)據(jù)是邏輯“1”時，傳輸?shù)臄?shù)據(jù)的電壓電平可以根據(jù)odt162是否接通而變化。當odt162關閉時，可以根據(jù)第三nmos晶體管mn3的閾值電壓值來確定傳輸數(shù)據(jù)的電壓電平。也就是說，傳輸?shù)臄?shù)據(jù)的電壓電平可以是“vgs-vth”的電壓電平。在此，“vgs”是第三nmos晶體管mn3的柵極輸入電壓，并且“vth”是第三nmos晶體管mn3的閾值電壓。原因是節(jié)點d_io的電壓電平增加，直到第三nmos晶體管mn3截止。當odt162導通時，傳輸?shù)臄?shù)據(jù)的電壓電平可以是在第三nmos晶體管mn3、第一電阻器r1和odt162之間劃分的電壓電平。

與圖3的a型主驅動器123a相比，b型主驅動器123b可以傳輸?shù)陀诮涌陔妷簐ddh的電壓的信號。這樣，與a型主驅動器123a相比，b型主驅動器123b可以傳輸比a型主驅動器123a的擺動電平小的擺動電平的信號。因此，可以通過主驅動器123b減少功耗。此外，由于使用nmos晶體管代替pmos晶體管，可以減小主驅動器123b的物理尺寸。此外，因為上拉和下拉驅動器由相同的nmos晶體管實現(xiàn)，所以可以提高上拉和下拉驅動器的對稱特性。因為主驅動器123b的擺動電平由第三nmos晶體管mn3的閾值電壓確定，所以信號的傳輸質量可能受閾值電壓分布影響。

圖6是示出圖2所例示的電平移位器的電路圖。參考圖6，電平移位器121可以包括第一輸入晶體管mn1和第二輸入晶體管mn2、第一鎖存晶體管mp1和第二鎖存晶體管mp2以及反相器inv。電平移位器121將輸入信號的電壓電平轉換成作為電平移位器的驅動電壓的接口電壓vddh的電平。將參考圖1和圖2描述圖6。

第一輸入晶體管mn1和第二輸入晶體管mn2可以通過節(jié)點d_out從邏輯電路110提供數(shù)據(jù)。所提供的數(shù)據(jù)可以邏輯電壓vddl的電平擺動。第一輸入晶體管mn1可以直接提供有輸入數(shù)據(jù)，并且第二輸入晶體管mn2可以提供有通過反相器inv反相的數(shù)據(jù)。第一輸入晶體管mn1和第二輸入晶體管mn2可以對所提供的數(shù)據(jù)進行反相和放大，并且可以將經(jīng)反相和放大的數(shù)據(jù)提供給節(jié)點n1和d_ls。

第一鎖存晶體管mp1和第二鎖存晶體管mp2可以構成鎖存器。第一鎖存晶體管mp1和第二鎖存晶體管mp2可以將根據(jù)輸入數(shù)據(jù)而變化的節(jié)點n1和d_ls的電壓上拉或下拉到接口電壓vddh或gnd電壓。例如，當節(jié)點d_out的數(shù)據(jù)是邏輯“0”時，節(jié)點n1可以通過第一鎖存晶體管mp1和第二鎖存晶體管mp2被上拉到接口電壓vddh，并且節(jié)點d_ls可以變?yōu)間nd電壓。當節(jié)點d_out的數(shù)據(jù)是邏輯“1”時，節(jié)點n1可以被下拉到gnd電壓，并且節(jié)點d_ls可以被上拉到接口電壓vddh。

圖6所示的電平移位器121的結構僅僅是實例，并且電平移位器121可以具有任何形式的電平移位器結構。例如，電平移位器121可以具有其中僅提供一個輸入的單輸入電平移位器結構。

圖7至圖10是根據(jù)一些示例性實施例的圖1所例示的發(fā)射器電路的電路圖。圖7至圖10所示的發(fā)射器電路220至520中所包括的元件(例如，預驅動器、主驅動器和/或電平移位器)的配置和操作可以與圖2至圖6中所示的那些元件相同。因此，在此不再重復其詳細描述。此外，主驅動器可以包括a型配置、b型配置或兩種類型的配置。

參考圖7，發(fā)射器電路220可以包括電平移位器221、預驅動器222和主驅動器223a。圖7的發(fā)射器電路220可以不同于圖2的發(fā)射器電路120，不同之處在于預驅動器222由邏輯電壓vddl驅動，并且電平移位器221連接在預驅動器222與主驅動器223a之間。除了上述差別之外，因為圖7的發(fā)射器電路220的元件和操作與圖2中所示的發(fā)射器電路的那些相同，在此不再重復其詳細描述。

參考圖8，發(fā)射器電路320可以包括預驅動器322和主驅動器323a。圖8的預驅動器322和主驅動器323a可以不同于圖2的預驅動器122和主驅動器123a，不同之處在于因為預驅動器322和主驅動器323a由邏輯電壓vddl驅動，所以不使用電平移位器221。原因是預驅動器322和主驅動器323a由具有低閾值電壓的低電壓晶體管實現(xiàn)。在這種情況下，因為包括圖8的發(fā)射器電路320的片上系統(tǒng)100不使用單獨的接口電壓，但是可以降低設計片上系統(tǒng)100的難度，并且可以降低用于設計片上系統(tǒng)100的成本。

圖2、圖7和圖8的發(fā)射器電路120、220和320可以包括基本上相同的配置。設計者可以基于設計考慮來選擇圖2、圖7和圖8的發(fā)射器電路120、220和320的配置之一。例如，設計考慮可以包括設計中的困難、發(fā)射器電路的控制信號的數(shù)量和/或數(shù)據(jù)傳輸質量。

參考圖9，發(fā)射器電路420可以包括電平移位器421、預驅動器422、主驅動器423a和多路復用器424。發(fā)射器電路420可以通過多路復用器424選擇將要通過節(jié)點d_out提供的數(shù)據(jù)的傳輸路徑。以下，數(shù)據(jù)通過電平移位器421的路徑可以被稱為“第一路徑”，并且數(shù)據(jù)不通過(例如，旁路)電平移位器421的路徑可以被稱為“第二路徑”。

當接口電壓vddh的電壓電平大于邏輯電壓vddl的電壓電平時，發(fā)射器電路420可以選擇第一路徑以減輕或防止由于短路電流引起的功耗。也就是說，為了通過低于接口電壓vddh的輸入電壓來防止預驅動器422的短路電流的發(fā)生，輸入電壓的電平可以通過第一路徑轉換成接口電壓vddh的電平。

當接口電壓vddh的電壓電平等于或低于邏輯電壓vddl的電壓電平時，發(fā)射器電路420可以選擇第二路徑。也就是說，當接口電壓vddh低于邏輯電壓vddl時，在預驅動器422中可能不發(fā)生短路電流，因此，可不需要轉換數(shù)據(jù)的電壓電平(意味著數(shù)據(jù)可能不通過電平移位器421)。因此，當使用不需要通過dvfs操作的電平移位器的驅動電壓的組合時，圖9的發(fā)射器電路420可以選擇第二路徑，從而減少數(shù)據(jù)信號的傳播延遲時間?？梢杂啥嗦窂陀闷?24基于模式控制信號mode來選擇第一路徑或第二路徑，并且下面將描述確定模式控制信號mode的方法。

多路復用器424可以由模式控制信號mode控制，并且可以確定通過節(jié)點d_out提供的數(shù)據(jù)的傳輸路徑?？梢詫⑼ㄟ^多路復用器424選擇的通過第一路徑和第二路徑之一的數(shù)據(jù)提供給預驅動器422。

模式控制信號mode可以根據(jù)圖1的片上系統(tǒng)100的操作頻率來確定。也就是說，可以根據(jù)將要發(fā)射/接收的數(shù)據(jù)的頻率來確定片上系統(tǒng)100的操作頻率，并且可以基于操作頻率來執(zhí)行dvfs操作。也就是說，片上系統(tǒng)100可以基于操作頻率來調整接口電壓vddh的電壓電平。

例如，當片上系統(tǒng)100的操作頻率高于參考頻率時，為了保持數(shù)據(jù)傳輸質量，片上系統(tǒng)100可以操作以設置為使得接口電壓vddh高于邏輯電壓vddl。在這種情況下，可以選擇第一路徑。當片上系統(tǒng)100的操作頻率低于參考頻率時，為了降低功耗，片上系統(tǒng)100可以使接口電壓vddh等于或低于邏輯電壓vddl。在這種情況下，可以選擇第二路徑。

在本說明書中，描述確定模式控制信號mode的一個實例。然而，模式控制信號mode可以由根據(jù)dvfs操作的任何算法確定。例如，模式控制信號mode可以由圖1的邏輯電路110或外部控制器確定。

參考圖10，發(fā)射器電路520可以包括電平移位器521、預驅動器522、主驅動器523a和多路復用器524。圖10的發(fā)射器電路520的配置和操作與圖9基本上相同，不同的是電平移位器521和多路復用器524連接在預驅動器522與主驅動器523a之間。因此，在此不再重復其詳細描述。

圖11是示出圖1所例示的接收器電路的電路圖。參考圖11，接收器電路130可以包括ls緩沖器131和hs緩沖器132。將參考圖1描述圖11。接收器電路130可以基于模式控制信號mode選擇性地使用ls緩沖器131和hs緩沖器132之一。圖11的模式控制信號mode可以是與圖9的控制信號相同的控制信號，并且因此，在此不再重復其詳細描述。

ls緩沖器131可以接收通過節(jié)點d_io傳輸?shù)臄?shù)據(jù)，并且可以通過輸出節(jié)點d_ina將接收到的數(shù)據(jù)提供給邏輯電路110。ls緩沖器131可以由接口電壓vddh驅動，并且可以被實現(xiàn)為接收低頻率的數(shù)據(jù)。在圖11中，ls緩沖器131被示為不使用參考電壓。這只是一個實例。例如，ls緩沖器131可以被實現(xiàn)為使用參考電壓。將參考圖12描述ls緩沖器131的示例性配置。

hs緩沖器132可以接收通過節(jié)點d_io傳輸?shù)臄?shù)據(jù)，并且可以通過輸出節(jié)點d_inb將接收到的數(shù)據(jù)提供給邏輯電路110。hs緩沖器132可以由邏輯電壓vddl驅動，并且可以被實現(xiàn)為接收高頻率的數(shù)據(jù)。將參考圖13描述hs緩沖器132的示例性配置。

如圖11所示，ls緩沖器131和hs緩沖器132的輸出節(jié)點d_ina和d_inb可以彼此分離，以使邏輯電路110基于輸出節(jié)點d_ina和d_inb的電壓電平單獨處理傳輸?shù)臄?shù)據(jù)。

例如，當邏輯電壓vddl的電平高于接口電壓vddh的電平時，由于通過輸出節(jié)點d_ina提供的數(shù)據(jù)的低電壓，可以在邏輯電路110中生成短路電流。在這種情況下，邏輯電路110還可以包括用于通過單獨的輸出節(jié)點d_ina提供的數(shù)據(jù)的電平移位器。因為通過輸出節(jié)點d_inb提供的數(shù)據(jù)的電壓擺動電平以與邏輯電路110中相同的邏輯電壓vddl的電平擺動，所以邏輯電路110可以直接接收通過輸出節(jié)點d_inb提供的數(shù)據(jù)。

然而，當邏輯電壓vddl等于或低于接口電壓vddh時，邏輯電路110可以不需要電平移位器，并且因此輸出節(jié)點d_ina和d_inb可以被集成。

如上所述，根據(jù)dvfs操作，圖1的片上系統(tǒng)100可以改變邏輯電路110和接收器電路130的操作電壓。在這種情況下，可以根據(jù)邏輯電路110和/或接收器電路130的性能來確定片上系統(tǒng)100的操作性能。因此，根據(jù)本發(fā)明構思的示例性實施例的接收器電路130可以包括操作電壓和電路配置彼此分開的ls緩沖器131和hs緩沖器132，以有效地接收數(shù)據(jù)，即使當邏輯電壓vddl或接口電壓vddh根據(jù)dvfs操作而改變。

當根據(jù)操作電壓和電路配置來分開各緩沖器時，可以根據(jù)dvfs操作容易地管理各緩沖器的特性。例如，當在同一操作頻率的數(shù)據(jù)上使用高電平的邏輯電壓vddl時，ls緩沖器131可以由相對低電平的接口電壓vddh驅動。因此，接收器電路130可以在不受邏輯電壓vddl影響的情況下操作，從而降低功耗。在一些示例性實施例中，為了提高在相同的情況下的傳輸質量，接收器電路130可以選擇并使用由相對高電平的邏輯電壓vddl驅動的具有高性能的hs緩沖器132。

此外，使用如上所述的單獨的緩沖器可以具有額外的益處。與多目的電路相比，用于一個目的的專用電路可以具有高操作效率并且可以有利于設計優(yōu)化。例如，因為ls緩沖器131接收低頻率的數(shù)據(jù)，所以ls緩沖器131可以被設計為以低性能操作，以減輕功耗。也就是說，ls緩沖器131可以被設計為低性能緩沖器，以便僅接收低頻率的低擺動電平的數(shù)據(jù)信號。hs緩沖器132可以被設計為接收高擺動電平的數(shù)據(jù)信號的高性能緩沖器。因此，ls緩沖器131和hs緩沖器132可以被設計為具有優(yōu)化或改進的特性，和/或可以減少專用電路的緩沖器所占用的面積。

圖12是示出圖11所例示的ls緩沖器的電路圖。參考圖12，ls緩沖器131可以包括第一pmos晶體管mp1、第一nmos晶體管mn1和電流源in。圖12的ls緩沖器131可以作為反相器操作。

第一pmos晶體管pm1和nmos晶體管mn1構成反相器并分別通過其柵極接收數(shù)據(jù)。電流源in串聯(lián)連接在第一nmos晶體管mn1的源極節(jié)點與地gnd之間。電流源in可以向ls緩沖器131提供恒定電流，并且可以由模式控制信號mode控制。ls緩沖器131可以根據(jù)電流源in是否導通/截止而導通/截止。

圖12的ls緩沖器131可以基于反相器的邏輯閾值電壓來區(qū)分通過節(jié)點d_io接收的數(shù)據(jù)的信號電平。在圖12中，反相器結構被示為ls緩沖器131的實例。這只是一個實例。例如，ls緩沖器131可以不限于圖12并且可以用具有緩沖功能的任何電路來實現(xiàn)。

圖13是示出圖11所例示的hs緩沖器的電路圖。參考圖13，hs緩沖器132可以包括第一輸入晶體管mp1和第二輸入晶體管mp2、第一負載晶體管mn1和第二負載晶體管mn2、以及電流源ip。圖13的hs緩沖器132可以作為差分放大器操作。

第一輸入晶體管mp1可以用pmos晶體管來實現(xiàn)，并且可以被提供有參考電壓vref作為輸入。例如，參考電壓vref的電平可以是“vddl/2”的電壓電平。第二輸入晶體管mp2可以用pmos晶體管實現(xiàn)，并且可以通過節(jié)點d_io接收數(shù)據(jù)。圖13的hs緩沖器132可以通過pmos晶體管接收數(shù)據(jù)，以通過低電壓擺動端接邏輯(lvstl)技術接收具有低電壓電平的數(shù)據(jù)擺動。這只是一個實例。例如，第一輸入晶體管mp1和第二輸入晶體管mp2中的每一個可以基于數(shù)據(jù)擺動電平利用nmos晶體管來實現(xiàn)。

第一負載晶體管mn1和第二負載晶體管mn2構成電流鏡。第一負載晶體管mn1和第二負載晶體管mn2中的每一個可以用nmos晶體管實現(xiàn)，并且可以作為關于hs緩沖器132的輸出數(shù)據(jù)信號的負載操作。因此，輸出信號可以通過第一負載晶體管mn1的漏極節(jié)點提供給輸出節(jié)點d_inb。

電流源ip可以連接在邏輯電壓vddl與第一輸入晶體管mp1和第二輸入晶體管mp2的源極節(jié)點之間。電流源ip可以由模式控制信號mode控制。ls緩沖器131可以根據(jù)電流源ip是否導通/截止而導通/截止。

圖13的hs緩沖器132可以基于參考電壓vref來區(qū)分通過節(jié)點d_io接收的數(shù)據(jù)的信號電平。例如，當通過節(jié)點d_io接收的數(shù)據(jù)的電壓電平高于參考電壓vref的電壓電平時，流過第二輸入晶體管mp2的電流量可能減?。幌喾?，流過第一輸入晶體管mp1的電流量可以增加。這樣，因為第一負載晶體管mn1的電流量增加，所以輸出節(jié)點d_inb的電壓可以增加。因此，hs緩沖器132可接收邏輯“1”，并可將接收到的邏輯“1”輸出到輸出節(jié)點d_inb。

在圖13中，差分放大器被示為hs緩沖器132的示例性實施例。這只是一個實例。例如，hs緩沖器132可以不限于圖13并且可以被實現(xiàn)為具有緩沖功能的任何電路。盡管在圖12和13中未示出，ls緩沖器131和hs緩沖器132中的每一個還可以包括用于使接收到的數(shù)據(jù)與時鐘信號同步的觸發(fā)器。

圖14是示出圖1所例示的接收器電路的另一個示例性實施例的方框圖。參考圖14，接收器電路230可以包括ls緩沖器231、hs緩沖器232和復用器233。ls緩沖器231和hs緩沖器232的配置和操作可以基本上與圖11的那些相同或相似地操作，不同的是ls緩沖器231和hs緩沖器232不由模式控制信號mode控制。因此，在此不再重復其詳細描述。

多路復用器233可以被提供有l(wèi)s緩沖器231和hs緩沖器232中的每一個的輸出數(shù)據(jù)，并且可以向節(jié)點d_in提供由模式控制信號mode選擇的輸出數(shù)據(jù)。盡管在圖14中未示出，多路復用器233還可以包括用于hs緩沖器232的輸出數(shù)據(jù)信號的電平移位器的功能。當多路復用器233接收模式控制信號mode時，ls和hs緩沖器231和232可以不由模式控制信號mode控制。因此，與圖11的ls緩沖器131和hs緩沖器132相比，ls緩沖器231和hs緩沖器232可以按照改進的方式設計。

圖15是示出根據(jù)本發(fā)明構思的示例性實施例的移動電子設備的方框圖。參考圖15，移動電子設備1000可以包括透鏡1110、圖像處理單元1100、無線收發(fā)器單元1200、音頻處理單元1300、圖像文件生成單元1400、存儲器1500、用戶接口1600和控制器1700。

圖像處理單元1100可以包括圖像傳感器1120、圖像處理器1130和顯示單元1140。無線收發(fā)器單元1200可以包括天線1210、收發(fā)器1220和調制解調器1230。音頻處理單元1300可以包括音頻處理器1310、麥克風1320和揚聲器1330。

存儲器1500可以是諸如多媒體卡(mmc)、嵌入式多媒體卡(emmc)、安全數(shù)字(sd)卡、微型sd卡等的存儲卡。此外，控制器1700可以是驅動應用程序、操作系統(tǒng)等的片上系統(tǒng)。控制器1700可以被配置為與圖像處理器1130和調制解調器1230通信。

存儲器1500可以用包括參考圖1至圖14描述的發(fā)射器電路和接收器電路的存儲器來實現(xiàn)。在一些示例性實施例中，控制器1700可以用包括參考圖1至圖14描述的發(fā)射器電路和接收器電路的片上系統(tǒng)來實現(xiàn)。因此，即使當電源電壓根據(jù)dvfs而變化時，存儲器1500或控制器1700也可以有效地發(fā)射和接收數(shù)據(jù)。

根據(jù)示例性實施例，因為發(fā)射器電路和接收器電路在低驅動電壓下操作，所以其功耗可能降低。另外，因為接收器電路根據(jù)操作電壓具有專用緩沖器，所以接收器電路可以被設計為減小接收器電路所占據(jù)的設計面積，從而可以提高其性能。

如上所述，在附圖和說明書中公開了最佳示例性實施例。在此，本文中所使用的術語僅僅是為了描述具體示例性實施例，并且不意圖限制本發(fā)明構思。這里，本文所使用的術語僅用于描述特定示例性實施例的目的，并且不旨在限制本發(fā)明構思。本發(fā)明構思的技術保護范圍將由所附權利要求的技術精神限定。