本發(fā)明屬于模擬集成電路技術(shù)領(lǐng)域，特別涉及多相時鐘相位誤差校正電路。

背景技術(shù)：

傳統(tǒng)的多相時鐘發(fā)生器由延遲鎖相環(huán)(Delay-Locked Loop,DLL)實(shí)現(xiàn)，通過比較參考時鐘和反饋時鐘的相位，將環(huán)路鎖定，從而輸出多相等相位的時鐘信號，理論上，相位數(shù)可以是很大，而且相位差相等并恒定。但實(shí)際中，因?yàn)檠舆t單元不匹配、傳輸路徑失配、溫度變化以及芯片局部應(yīng)力差異等非理想效應(yīng)的影響，導(dǎo)致多相時鐘間相差不等，出現(xiàn)時間失配。

為了實(shí)現(xiàn)高精度多相時鐘，可以增加延遲線中延遲單元的個數(shù)，加強(qiáng)延遲單元間的匹配，此方法能有效降低相位誤差，減小時間失配，但是卻增大了電路規(guī)模和系統(tǒng)開銷，而且該方法依賴于工藝的制造水平，受應(yīng)用環(huán)境及溫度影響較大。因此，改善優(yōu)化多相時鐘電路相位誤差(time-skew)實(shí)現(xiàn)高精度勢在必行。

在Area Efficient Phase Calibration of a 1.6GHz Multiphase DLL文章中，對多相時鐘信號相位誤差檢測。在文章中時鐘檢測技術(shù)能夠明顯減小多相時鐘的差分非線性，對多相時鐘有效相位提升。在此結(jié)構(gòu)中，計(jì)數(shù)器的位數(shù)的大小制約著校正的精度與時間，需要綜合考慮計(jì)數(shù)器位數(shù)選擇與校正精度進(jìn)行設(shè)計(jì)。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上內(nèi)容，本發(fā)明的目的是為了解決目前傳統(tǒng)多相時鐘發(fā)生器由于非理想效應(yīng)產(chǎn)生時鐘延遲誤差的問題；傳統(tǒng)多相時鐘發(fā)生電路采用多級延遲鏈產(chǎn)生多相時鐘，延遲單元間的失配產(chǎn)生誤差；針對上述技術(shù)問題提出一種高精度多相時鐘校正電路。

多相時鐘電路架構(gòu)如圖1所示，電路架構(gòu)包括多相時鐘發(fā)生器101，時鐘相位檢測模塊102，誤差提取模塊103和數(shù)字碼控制延遲鏈模塊104。

傳統(tǒng)時鐘電路發(fā)生器結(jié)構(gòu)為DLL電路，主要產(chǎn)生高精度多相時鐘信號，再通過校正模塊對時鐘信號進(jìn)行校正調(diào)節(jié)。多相時鐘發(fā)生器輸入端為CLK時鐘信號，輸出為n相時鐘信號：CLKOUT₁-CLKOUT_n(其中n為自然數(shù))。理想情況下，相鄰輸出時鐘信號相差相等，為360°/n。多相時鐘校正模塊包括時鐘相位檢測模塊，誤差提取模塊和數(shù)字碼控制延遲鏈模塊。Sample signal(采樣信號)周期與多相時鐘信號周期為互質(zhì)關(guān)系?；诙咧芷诘幕ベ|(zhì)關(guān)系，Sample signal在多個時刻對多相時鐘CLKOUT₁-CLKOUT_n分別進(jìn)行不重復(fù)采樣，并通過相鄰?fù)ǖ啦蓸咏Y(jié)果的邏輯運(yùn)算來檢測并量化相位差，最后將相位差以數(shù)字碼的方式反饋調(diào)節(jié)多相時鐘CLKOUT₁-CLKOUT_n的相位關(guān)系，從而完成校正。

其中本發(fā)明的多相時鐘校正模塊詳細(xì)架構(gòu)如圖2所示。時鐘相位檢測模塊由D觸發(fā)器201-211，異或門212-216構(gòu)成；誤差提取模塊由計(jì)數(shù)器301-305和邏輯處理模塊306構(gòu)成；數(shù)字碼控制延遲鏈模塊由401-406延遲單元構(gòu)成。所述時鐘相位檢測模塊輸入為CLKOUT₁-CLKOUT_n時鐘信號和采樣時鐘信號Sample signal。此模塊是采樣時鐘信號對輸入時鐘信號進(jìn)行采樣，相鄰時鐘采樣結(jié)果再通過異或門，當(dāng)異或門輸出為高電平時，說明檢測到相鄰時鐘一個為高電平，另一個為低電平，當(dāng)異或門輸出為低電平時，說明檢測到相鄰時鐘同為高電平或者同為低電平。時鐘相位檢測模塊將異或門的結(jié)果輸出至誤差提取模塊。所述誤差提取模塊是對CLKOUT₁-CLKOUT_n時鐘相位檢測結(jié)果的操作。當(dāng)異或門輸出為高電平，則計(jì)數(shù)器則會加1，當(dāng)輸出為低電平時，計(jì)數(shù)器不變。采樣信號對多相時鐘進(jìn)行采樣并計(jì)數(shù)后，對應(yīng)計(jì)數(shù)大小與時鐘相位差大小呈正比例關(guān)系。再將計(jì)數(shù)結(jié)果輸入到邏輯處理部分和計(jì)數(shù)平均值進(jìn)行比較，其比較的差值及代表多相時鐘間的相對相位誤差。誤差提取模塊將相對相位誤差轉(zhuǎn)換為數(shù)字控制碼，并輸出至數(shù)字碼控制延遲鏈模塊。所述數(shù)字碼控制延遲鏈模塊輸入為CLKOUT₁-CLKOUT_n時鐘信號和數(shù)字控制碼字D₁[m:0]-D_n[m:0]。每個延遲單元都是通過數(shù)字碼字控制對應(yīng)相時鐘信號延遲，即時鐘相位大小。數(shù)字碼為m+1位二進(jìn)制數(shù)字碼，對應(yīng)數(shù)字碼值越大，時鐘信號延遲時間越長，則該時鐘相位越滯后。數(shù)字碼控制延遲鏈模塊根據(jù)誤差提取模塊產(chǎn)生的數(shù)字控制碼調(diào)節(jié)相應(yīng)的時鐘，從而完成多相時鐘間相對相位誤差的校正。

本發(fā)明采用低頻時鐘信號檢測多相時鐘信號，估計(jì)時鐘誤差大小，并轉(zhuǎn)化為數(shù)字碼反饋調(diào)節(jié)延遲單元，改變相應(yīng)時鐘的延遲時間減小相位誤差；從而實(shí)現(xiàn)高精度多相時鐘電路。因而本發(fā)明一種高精度多相時鐘校正電路，該電路包括：多相時鐘發(fā)生器(101)，時鐘相位檢測模塊(102)，誤差提取模塊(103)和數(shù)字碼控制延遲鏈模塊(104)；所述多相時鐘發(fā)生器(101)輸入端為單個CLK時鐘信號，輸出為n相時鐘信號，相鄰輸出時鐘信號相差相等為360°/n；所述時鐘相位檢測模塊(102)根據(jù)采樣信號(Sample signal)對多相時鐘CLKOUT₁-CLKOUT_n分別進(jìn)行不重復(fù)采樣；再通過誤差提取模塊(103)對時鐘相位檢測模塊(102)的相鄰?fù)ǖ啦蓸咏Y(jié)果進(jìn)行邏輯運(yùn)算，最終檢測并量化相位差；最后通過數(shù)字碼控制延遲鏈模塊(104)將相位差以數(shù)字碼的方式對多相時鐘發(fā)生器(101)的輸出時鐘信號進(jìn)行反饋調(diào)節(jié)，獲得調(diào)節(jié)后的多相時鐘CLKOUT₁-CLKOUT_n信號。

進(jìn)一步的，所述時鐘相位檢測模塊首先通過n+1個D觸發(fā)器對n+1個時鐘信號進(jìn)行采樣，獲得n+1個時鐘采樣信號，將兩兩相鄰的時鐘采樣信號輸入異或門進(jìn)行判斷，再通過n個D觸發(fā)器分別對n個異或門的判斷結(jié)果進(jìn)行采樣后輸出給誤差提取模塊。

進(jìn)一步的，所述誤差提取模塊包括計(jì)數(shù)器和邏輯處理模塊，所述計(jì)數(shù)器用于記錄時鐘相位檢測模塊的每一路輸出信號為高電平的次數(shù)；所述邏輯處理模塊為根據(jù)每一路計(jì)數(shù)器的結(jié)果判斷各路時鐘信號的相對相位誤差大小，并將誤差值轉(zhuǎn)換為數(shù)值控制碼，輸出給數(shù)字碼控制延遲鏈模塊。

進(jìn)一步的，所述數(shù)字碼控制延遲鏈模塊包括多個延遲單元，所述延遲單元根據(jù)誤差提取模塊輸出的各路時鐘信號的相對相位誤差大小對多相時鐘發(fā)生器輸出的各路時鐘信號進(jìn)行對應(yīng)延遲，獲得調(diào)節(jié)后的多相時鐘CLKOUT₁-CLKOUT_n信號。

本發(fā)明的多相時鐘與采樣信號關(guān)系如圖3所示。圖例中顯示兩相時鐘與采樣時鐘的相位關(guān)系與周期關(guān)系。采樣信號周期與時鐘信號周期存在互質(zhì)關(guān)系，采樣信號分別對時鐘信號進(jìn)行采樣并進(jìn)行邏輯處理。采樣信號的頻率低于時鐘信號頻率。

本發(fā)明的多相時鐘校正電路具有如下優(yōu)點(diǎn)：

時鐘相位檢測模塊運(yùn)用D觸發(fā)器，有利于降低功耗，節(jié)省芯片面積。時鐘相位檢測精度高，易于實(shí)現(xiàn)。

時鐘延遲單元調(diào)節(jié)精度高，利用數(shù)字碼碼值對應(yīng)延遲大小。

時鐘校正模塊時鐘精度取決于反饋調(diào)節(jié)精度和時鐘相位誤差檢測精度，此發(fā)明結(jié)構(gòu)能實(shí)現(xiàn)高精度多相時鐘。

附圖說明

圖1為本申請實(shí)施例提供的多相時鐘電路和校正模塊結(jié)構(gòu)。

圖2為本申請實(shí)施例提供的多相時鐘校正電路模塊結(jié)構(gòu)。

圖3為本申請實(shí)施例提供的多相時鐘校正電路時鐘信號關(guān)系。

具體實(shí)施方案

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

針對現(xiàn)有技術(shù)存在的問題，本發(fā)明提出了一種時鐘相位校正電路，此處以五相時鐘發(fā)生器為例進(jìn)行說明。本發(fā)明的多相時鐘校正模塊架構(gòu)如圖2所示，為了便于說明，僅示出了與本發(fā)明實(shí)施例相關(guān)的部分。

詳細(xì)而言，本發(fā)明實(shí)施例提供的時鐘相位校正電路包括多相時鐘發(fā)生器101，時鐘相位檢測模塊102，誤差提取模塊103和數(shù)字碼控制延遲鏈模塊104。

如圖2所示，首先是第一部分時鐘相位檢測模塊，多相時鐘電路產(chǎn)生CLKOUT₁-CLKOUT₅信號分別接到6個D觸發(fā)器(201-206)輸入端，D觸發(fā)器的時鐘輸入端為采樣時鐘信號Sample signal輸入，相鄰兩個D觸發(fā)器的輸出接到后級異或門的輸入端，由此此處存在5個異或門(212-216)。異或門的結(jié)果分別接到后級D觸發(fā)器(207-211)輸入端，D觸發(fā)器的時鐘輸入端依舊是采樣時鐘信號輸入。

然后是第二部分誤差提取模塊，D觸發(fā)器(207-211)的結(jié)果接到后級計(jì)數(shù)器輸入端。當(dāng)觸發(fā)器的輸出為高電平時，計(jì)數(shù)器進(jìn)行加1操作。若觸發(fā)器輸出為低電平，則計(jì)數(shù)值不變。5個計(jì)數(shù)器輸出統(tǒng)一接入到邏輯處理模塊調(diào)節(jié)數(shù)字控制碼，5個計(jì)數(shù)值與計(jì)數(shù)平均值進(jìn)行比較。如果計(jì)數(shù)值大于平均值，則表示時鐘相位誤差大于平均相位誤差，則需要減小數(shù)字控制碼，減小時鐘相位誤差；如果計(jì)數(shù)值小于平均值，則表示相位誤差小于平均相位誤差，則需要增大數(shù)字控制碼。

最后是第三部分?jǐn)?shù)字碼控制延遲鏈模塊，輸入端為邏輯處理模塊的數(shù)字碼字輸出D₁[4:0]-D₅[4:0]和多相時鐘發(fā)生器的CLK₁-CLK₅。D₀[4:0]對應(yīng)調(diào)節(jié)CLK₀時鐘信號延遲時間，D₁[4:0]對應(yīng)調(diào)節(jié)時鐘CLK₁信號延遲時間，以此類推。數(shù)字碼為5位二進(jìn)制碼，則考慮調(diào)節(jié)范圍最大情況，初始值為01111。D₀[4:0]一直為初始值，不會改變。

本發(fā)明實(shí)施例中，時鐘電路產(chǎn)生的CLKOUT₁-CLKOUT₅時鐘，且相鄰參考時鐘的相位間隔為72度，即是說，六個參考時鐘的相位分別為0度，72度，144度，216度，288度和360度。相位差值為72度。

如圖2所示,校正電路工作步驟如下：

首先在第一部分時鐘相位檢測模塊中，輸入時鐘信號CLKOUT₀-CLKOUT₅，其初始數(shù)字控制碼為01111。采樣信號通過D觸發(fā)器對輸入時鐘信號進(jìn)行采樣，當(dāng)采樣信號上升沿到來時，時鐘信號為高電平，則D觸發(fā)器輸出為高電平，時鐘信號為低電平時，則D觸發(fā)器輸出為低電平。相鄰時鐘采樣結(jié)果即相鄰D觸發(fā)器輸出結(jié)果再連接到異或門，當(dāng)異或門輸出為高電平時，說明檢測到相鄰時鐘一個為高電平，另一個為低電平，當(dāng)異或門輸出為低電平時，說明檢測到相鄰時鐘同為高電平或者同為低電平。異或門輸出結(jié)果為高電平時，說明采樣信號采樣時刻為時鐘相位誤差區(qū)間，當(dāng)異或門輸出結(jié)果為低電平時，說明采樣信號采樣時刻為相鄰時鐘交疊區(qū)間。由于異或門的輸出是隨著采樣時鐘信號周期性變化，后級計(jì)數(shù)器內(nèi)部存在時鐘觸發(fā)信號，所以異或門輸出結(jié)果要再次被采樣信號采樣保持與后級計(jì)數(shù)器時鐘保持一致。第二次采樣同樣是通過D觸發(fā)器結(jié)構(gòu)對異或門輸出進(jìn)行采樣操作。

如圖3所示，多相時鐘CLKOUT₁-CLKOUT₅是具有相同的周期，采樣信號周期與時鐘信號周期互質(zhì)。采樣信號可以通過時鐘信號分頻產(chǎn)生，分頻大小為質(zhì)數(shù)分頻，則采樣信號周期與時鐘信號周期為互質(zhì)關(guān)系。

此處詳細(xì)說明檢測部分，如圖3所示，以3個邊沿t₁，t₂和t₃為例來解釋說明。在t₁時刻時，采樣時鐘信號檢測到CLKOUT₁信號為高電平，檢測到CLKOUT₂信號為低電平，此時異或門輸入端分別為1和0，則異或門輸出為1，意味著采樣信號在t₁時刻處于CLKOUT₁和CLKOUT₂相位差72°之間。類似的，采樣信號檢測到CLKOUT₁信號為低電平，檢測到CLKOUT₂信號為高電平，和上述分析一致。當(dāng)異或門輸出為1時，后級計(jì)數(shù)器會進(jìn)行一次加1操作，直到下一個周期異或門輸出。在t₂時刻時，采樣時鐘信號檢測到CLKOUT₁信號為高電平，檢測到CLKOUT₂信號為高電平，此時異或門輸入端分別為1和1，則異或門輸出為0，意味著采樣信號在t₂時刻在CLKOUT₁和CLKOUT₂高電平交疊之間。在t₃時刻時，采樣時鐘信號檢測到CLKOUT₁信號為低電平，檢測到CLKOUT₂信號為低電平，此時異或門輸入端分別為0和0，則異或門輸出為0，意味著采樣信號在t₃時刻在CLKOUT₁和CLKOUT₂低電平交疊之間。當(dāng)異或門輸出為0時，后級計(jì)數(shù)器會保持不變，直到下一個周期異或門輸出。因此，采樣信號在兩相時鐘相位差之間的時刻都被計(jì)數(shù)器記錄下來，從而將時鐘相位差轉(zhuǎn)化為計(jì)數(shù)器計(jì)數(shù)值。

然后在第二部分誤差提取模塊中，當(dāng)?shù)诙塂觸發(fā)器輸出為高電平，D觸發(fā)器輸出接到計(jì)數(shù)器，則計(jì)數(shù)器則會加1，當(dāng)輸出為低電平時，計(jì)數(shù)器不變。最終時鐘校正過程中，則計(jì)數(shù)器計(jì)數(shù)的結(jié)果大小反應(yīng)了時鐘相位差大小。如果計(jì)數(shù)結(jié)果大于平均計(jì)數(shù)值，則該兩相時鐘間的相位差偏大，負(fù)反饋進(jìn)行調(diào)節(jié)，即減小數(shù)字碼，若計(jì)數(shù)結(jié)果小于平均計(jì)數(shù)值，則兩相時鐘間的相位差偏小，負(fù)反饋進(jìn)行調(diào)節(jié)，即增大數(shù)字碼，直至校正完成。在圖2中，5個計(jì)數(shù)器對應(yīng)計(jì)數(shù)結(jié)果為M₁，M₂，M₃，M₄和M₅，將五個值分別與平均值M進(jìn)行比較，得到ΔM₁，ΔM₂，ΔM₃，ΔM₄和ΔM₅其中

M＝(M₁+M₂+M₃+M₄+M₅)/5 (1)

ΔM₁＝M₁-M (2)

ΔM₂＝M₂-M (3)

ΔM₃,＝M₃-M (4)

ΔM₄＝M₄-M (5)

ΔM₅＝M₅-M (6)

對于比較后的結(jié)果，ΔM代表時鐘相位失配誤差。如果ΔM_n>0時，則代表時鐘相位誤差偏大；如果ΔM_n<0時，則代表時鐘相位誤差偏小。接下來則對數(shù)字控制碼進(jìn)行操作，若ΔM_n>0，則數(shù)字控制碼加1，若ΔM_n<0，則數(shù)字控制碼減1。數(shù)字控制碼初始值為01111。

最后在第三部分?jǐn)?shù)字碼控制延遲鏈模塊中，數(shù)字控制碼D₀[4:0]-D₅[4:0]對應(yīng)控制對應(yīng)的時鐘信號，數(shù)字控制碼大小表示時鐘延遲時間的大小。數(shù)字碼初始值都為01111，調(diào)節(jié)范圍最大。多相輸入時鐘信號不會改變，由數(shù)字碼控制負(fù)載變化控制時鐘信號延遲，通過改變數(shù)字碼大小來調(diào)節(jié)時鐘信號延遲時間，從而產(chǎn)生高精度多相時鐘輸出信號。數(shù)字控制碼D₀[4:0]-D₅[4:0]都由初始值01111開始增大或減小，每一次校正環(huán)路結(jié)束后，對應(yīng)ΔM值決定數(shù)字控制碼變化趨勢。

綜上所述，整個電路工作過程如下：

整個時鐘校正電路是環(huán)路反饋電路結(jié)構(gòu)。在時鐘相位檢測模塊中，利用與多相時鐘頻率成質(zhì)數(shù)的時鐘信號Sample signal對各相時鐘進(jìn)行采樣，檢測多相時鐘間的相位差，得到計(jì)數(shù)結(jié)果M₁，M₂，M₃，M₄和M₅。

在誤差提取模塊中將計(jì)數(shù)值與平均值M進(jìn)行作差得到ΔM₁，ΔM₂，ΔM₃，ΔM₄和ΔM₅。再由ΔM₁，ΔM₂，ΔM₃，ΔM₄和ΔM₅正負(fù)性質(zhì)決定數(shù)字控制碼D_n[4:0]變化。

在數(shù)字碼控制延遲鏈模塊中由D_n[4:0]控制時鐘信號，數(shù)字控制碼調(diào)節(jié)多相時鐘相位差，從而實(shí)現(xiàn)高精度多相時鐘電路。

以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案。本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對本方向的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本方面技術(shù)方案的精神和范圍，均應(yīng)涵蓋在本發(fā)明的權(quán)利保護(hù)范圍當(dāng)中。